JPH04304541A - バスインタフェース回路 - Google Patents
バスインタフェース回路Info
- Publication number
- JPH04304541A JPH04304541A JP3069648A JP6964891A JPH04304541A JP H04304541 A JPH04304541 A JP H04304541A JP 3069648 A JP3069648 A JP 3069648A JP 6964891 A JP6964891 A JP 6964891A JP H04304541 A JPH04304541 A JP H04304541A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- receiver
- parity check
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Detection And Correction Of Errors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はバスインタフェース回路
に関し、特にパリティによってバス上の信号のデータ誤
り検出を行うバスインタフェース回路に関する。
に関し、特にパリティによってバス上の信号のデータ誤
り検出を行うバスインタフェース回路に関する。
【０００２】
【従来の技術】図３は従来のバスインタフェース回路の
一例を示すブロック図である。図３に示すように、従来
の回路はバス１上の複数の信号に接続されるレシーバ回
路２と、レシーバ回路２に接続されたパリティチェック
回路５とを有している。パリティチェック回路５はレシ
ーバ回路２を介してバス１からデータを受け取った時に
パリティチェックを行う。
一例を示すブロック図である。図３に示すように、従来
の回路はバス１上の複数の信号に接続されるレシーバ回
路２と、レシーバ回路２に接続されたパリティチェック
回路５とを有している。パリティチェック回路５はレシ
ーバ回路２を介してバス１からデータを受け取った時に
パリティチェックを行う。
【０００３】
【発明が解決しようとする課題】この従来のバスインタ
フェース回路では、パリティエラーを検出しても、バス
信号上のデータが既に壊れているのか、バス信号に接続
されているレシーバが壊れているのか区別がつかなかっ
たので、故障箇所の探索に時間がかかるという問題があ
った。
フェース回路では、パリティエラーを検出しても、バス
信号上のデータが既に壊れているのか、バス信号に接続
されているレシーバが壊れているのか区別がつかなかっ
たので、故障箇所の探索に時間がかかるという問題があ
った。
【０００４】
【課題を解決するための手段】第１の発明のバスインタ
フェース回路は、パリティによってバス上の信号のデー
タ誤り検出を行うバスインタフェース回路において、前
記バス上の第１，第２の信号をそれぞれ受信する第１，
第２のレシーバ回路と、この第１，第２のレシーバ回路
の出力を比較して一致すれば論理“１”を出力する比較
回路と、前記第１のレシーバ回路の出力のパリティチェ
ックを行うパリティチェック回路と、前記比較回路の出
力が論理“１”の時のみ前記パリティチェック回路のチ
ェック結果を有効とするゲート回路とを備えている。
フェース回路は、パリティによってバス上の信号のデー
タ誤り検出を行うバスインタフェース回路において、前
記バス上の第１，第２の信号をそれぞれ受信する第１，
第２のレシーバ回路と、この第１，第２のレシーバ回路
の出力を比較して一致すれば論理“１”を出力する比較
回路と、前記第１のレシーバ回路の出力のパリティチェ
ックを行うパリティチェック回路と、前記比較回路の出
力が論理“１”の時のみ前記パリティチェック回路のチ
ェック結果を有効とするゲート回路とを備えている。
【０００５】第２の発明のバスインタフェース回路は、
パリティによってバス上の信号のデータ誤り検出を行う
バスインタフェース回路において、前記バス上の第１，
第２の信号をそれぞれ受信する第１，第２のレシーバ回
路と、この第１，第２のレシーバ回路の出力のパリティ
チェックを行う第１，第２のパリティチェック回路と、
この第１，第２のパリティチェック回路のチェック結果
を比較して一致すれば論理“１”とする比較回路と、前
記比較回路の出力が論理“１”の時のみ前記第１のパリ
ティチェック回路のチェック結果を有効とするゲート回
路とを備えている。
パリティによってバス上の信号のデータ誤り検出を行う
バスインタフェース回路において、前記バス上の第１，
第２の信号をそれぞれ受信する第１，第２のレシーバ回
路と、この第１，第２のレシーバ回路の出力のパリティ
チェックを行う第１，第２のパリティチェック回路と、
この第１，第２のパリティチェック回路のチェック結果
を比較して一致すれば論理“１”とする比較回路と、前
記比較回路の出力が論理“１”の時のみ前記第１のパリ
ティチェック回路のチェック結果を有効とするゲート回
路とを備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は第１の発明のバスインタフェース回路の一実施
例を示すブロック図である。
。図１は第１の発明のバスインタフェース回路の一実施
例を示すブロック図である。
【０００７】図１に示すように、本実施例はバス１に接
続された２個のレシーバ回路２，３と、その出力を比較
する比較回路４と、レシーバ回路２の出力のパリティチ
ェックを行うパリティチェック回路５と、比較回路４と
パリティチェック回路５の結果を入力するゲート回路６
とを備えている。
続された２個のレシーバ回路２，３と、その出力を比較
する比較回路４と、レシーバ回路２の出力のパリティチ
ェックを行うパリティチェック回路５と、比較回路４と
パリティチェック回路５の結果を入力するゲート回路６
とを備えている。
【０００８】次に本実施例の動作について説明する。バ
ス１上に送出されているデータをレシーバ回路２および
レシーバ回路３が受け取る。レシーバ回路２は受け取っ
たデータを比較回路４，パリティチェック回路５および
実際にデータを書込むべきレジスタ等（図示せず）に送
出する。またレシーバ回路３は受け取ったデータを比較
回路４に送出する。比較回路４はレシーバ回路２，３か
ら受け取ったデータを比較し、一致していれば出力を“
１”とする。パリティチェック回路５はレシーバ回路２
から受け取ったデータをパリティチェックし、エラーが
あれば出力を“１”とする。ゲート回路６は比較回路４
の出力が“１”の時のみパリティチェック回路５の出力
をゲート回路６の出力としてそのまま出力する。もし比
較回路４の出力が“０”であればゲート回路６の出力を
“０”とする。なおゲート回路６の出力及び比較回路４
の出力はエラー表示レジスタ（図示せず）等に出力され
る。
ス１上に送出されているデータをレシーバ回路２および
レシーバ回路３が受け取る。レシーバ回路２は受け取っ
たデータを比較回路４，パリティチェック回路５および
実際にデータを書込むべきレジスタ等（図示せず）に送
出する。またレシーバ回路３は受け取ったデータを比較
回路４に送出する。比較回路４はレシーバ回路２，３か
ら受け取ったデータを比較し、一致していれば出力を“
１”とする。パリティチェック回路５はレシーバ回路２
から受け取ったデータをパリティチェックし、エラーが
あれば出力を“１”とする。ゲート回路６は比較回路４
の出力が“１”の時のみパリティチェック回路５の出力
をゲート回路６の出力としてそのまま出力する。もし比
較回路４の出力が“０”であればゲート回路６の出力を
“０”とする。なおゲート回路６の出力及び比較回路４
の出力はエラー表示レジスタ（図示せず）等に出力され
る。
【０００９】図２は第２の発明のバスインタフェース回
路の一実施例を示すブロック図である。本実施例では図
２に示すように、レシーバ回路２の出力はパリティチェ
ック回路５に接続され、レシーバ回路３の出力はパリテ
ィチェック回路１１に接続されている。パリティチェッ
ク回路５およびパリティチェック回路１１はそれぞれ入
力されたデータをパリティチェックし、結果を比較回路
１２に出力する。さらにパリティチェック回路１０はパ
リティチェック結果をゲート回路６にも出力する。比較
回路１２は比較結果をゲート回路６に出力する。
路の一実施例を示すブロック図である。本実施例では図
２に示すように、レシーバ回路２の出力はパリティチェ
ック回路５に接続され、レシーバ回路３の出力はパリテ
ィチェック回路１１に接続されている。パリティチェッ
ク回路５およびパリティチェック回路１１はそれぞれ入
力されたデータをパリティチェックし、結果を比較回路
１２に出力する。さらにパリティチェック回路１０はパ
リティチェック結果をゲート回路６にも出力する。比較
回路１２は比較結果をゲート回路６に出力する。
【００１０】次に本実施例の動作について説明する。パ
リティチェック回路５の動作は図１における動作と同じ
で、レシーバ回路２から出力されたデータのパリティチ
ェックを行い、エラーがあれば“１”を出力する。パリ
エィチェック回路１１は同様にレシーバ回路３から出力
されたデータのパリティチェックを行い、エラーがあれ
ば“１”を出力する。比較回路１２は両方のパリティチ
ェック結果を比較して一致していれば出力を“１”にす
る。ゲート回路の動作は図１における動作と同じである
。
リティチェック回路５の動作は図１における動作と同じ
で、レシーバ回路２から出力されたデータのパリティチ
ェックを行い、エラーがあれば“１”を出力する。パリ
エィチェック回路１１は同様にレシーバ回路３から出力
されたデータのパリティチェックを行い、エラーがあれ
ば“１”を出力する。比較回路１２は両方のパリティチ
ェック結果を比較して一致していれば出力を“１”にす
る。ゲート回路の動作は図１における動作と同じである
。
【００１１】
【発明の効果】以上説明したように本発明は、２個のレ
シーバ回路から受け取ったデータまたは両データのパリ
ティチェック結果を比較し、一致していなければレシー
バ回路に故障があると判断できるようにしたので、バス
上で既にエラーが起きているのか、レシーバ回路の故障
でエラーが起きているのかを探索する時間を短縮できる
という効果を有する。
シーバ回路から受け取ったデータまたは両データのパリ
ティチェック結果を比較し、一致していなければレシー
バ回路に故障があると判断できるようにしたので、バス
上で既にエラーが起きているのか、レシーバ回路の故障
でエラーが起きているのかを探索する時間を短縮できる
という効果を有する。
【図１】第１の発明のバスインタフェース回路の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】第２の発明のバスインタフェース回路の一実施
例を示すブロック図である。
例を示すブロック図である。
【図３】従来のバスインタフェース回路の一例を示すブ
ロック図である。
ロック図である。
１ バス
２，３ レシーバ回路
４，１２ 比較回路
５，１１ パリティチェック回路６ ゲー
ト回路
ト回路
Claims (2)
- 【請求項１】 パリティによってバス上の信号のデー
タ誤り検出を行うバスインタフェース回路において、前
記バス上の第１，第２の信号をそれぞれ受信する第１，
第２のレシーバ回路と、この第１，第２のレシーバ回路
の出力を比較して一致すれば論理“１”を出力する比較
回路と、前記第１のレシーバ回路の出力のパリティチェ
ックを行うパリティチェック回路と、前記比較回路の出
力が論理“１”の時のみ前記パリティチェック回路のチ
ェック結果を有効とするゲート回路とを備えることを特
徴とするバスインタフェース回路。 - 【請求項２】 パリティによってバス上の信号のデー
タ誤り検出を行うバスインタフェース回路において、前
記バス上の第１，第２の信号をそれぞれ受信する第１，
第２のレシーバ回路と、この第１，第２のレシーバ回路
の出力のパリティチェックを行う第１，第２のパリティ
チェック回路と、この第１，第２のパリティチェック回
路のチェック結果を比較して一致すれば論理“１”とす
る比較回路と、前記比較回路の出力が論理“１”の時の
み前記第１のパリティチェック回路のチェック結果を有
効とするゲート回路とを備えることを特徴とするバスイ
ンタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069648A JPH04304541A (ja) | 1991-04-02 | 1991-04-02 | バスインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069648A JPH04304541A (ja) | 1991-04-02 | 1991-04-02 | バスインタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304541A true JPH04304541A (ja) | 1992-10-27 |
Family
ID=13408877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069648A Pending JPH04304541A (ja) | 1991-04-02 | 1991-04-02 | バスインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304541A (ja) |
-
1991
- 1991-04-02 JP JP3069648A patent/JPH04304541A/ja active Pending
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