JPH10214207A - 情報処理システム - Google Patents

Abstract

(57)【要約】 【課題】データ処理装置のシステムバスのアドレスにク
ロックとは非同期に発生する誤り検出と、動作クロック
に依存しない誤り検出による、高信頼なコンピュータシ
ステムの提供。 【解決手段】入力情報に対して同一の処理を実行する複
数の中央処理装置と、この複数の中央処理装置とそれぞ
れ接続し、アドレス，データ，制御信号を伝送する複数
のシステムバスと、この複数のシステムバスから伝送さ
れるアドレス，データ，制御信号を照合して複数の中央
処理装置の監視を行うチェック回路とを有する情報処理
システムであって、チェック回路は、複数のシステムバ
スから送られてくる複数のアドレスを一定期間監視す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は中央処理装置，シス
テムバスを備えた情報処理システムに係り、特に高い信
頼性が要求される情報処理システムにおいて、このシス
テムバス動作中に発生する誤りを検出するものに関す
る。

【０００２】

【従来の技術】図１０および図１１は、従来のエラー検
出方式を説明する図であり、図１０は情報処理装置の構
成を示し、図１１は動作タイムチャートを示している。

【０００３】図１０に示した情報処理装置は、例えば、
一般のマイクロプロセッサである中央処理装置を使用
し、アドレスバス１２−１，１２−２，データバス１３
−１，１３−２，制御信号１４−１，１４−２からなる
システムバスを介して、主記憶装置あるいは、入出力バ
ス１６−１，１６−２を接続するバスアダプタとの間で
データ転送を行う。

【０００４】この場合、アドレスを出力する装置を、一
般にバスマスタと呼び、この出力されたアドレスによっ
て指定される装置を（例えば主記憶装置）をバススレー
ブと呼んでいる。

【０００５】このような情報処理装置において、マイク
ロプロセッサには、所謂、ＲＡＳ機構が備えられていな
いので、例えば図１０に示したように、マイクロプロセ
ッサである中央処理装置を二重化するとともに、チェッ
ク回路の不一致検出回路で、二重化されている中央処理
装置のアドレスバス１２−１，１２−２，データバス１
３−１，１３−２、の出力をクロック毎に比較し、不一
致を検出する。また、アドレスのパリティビットをパリ
ティジェネレータ（ＰＧ）で生成して、アドレスパリテ
ィ線に出力し、バススレーブとして動作する主記憶装置
でパリティチェックを行い、チェック結果をチェック回
路に返送し、チェック回路のパリティチェック手段（Ｐ
ＣＫ）でアドレスのパリティエラーをクロック毎に検出
する。

【０００６】図１１はその時の動作タイムチャートであ
る。アドレスバス１２−１，１２−２に、出力したアド
レスとアドレスパリティ線２２−１，２２−２に出力し
たパリティビットに基づいて、バススレーブ（主記憶装
置）でパリティチェックを行い、そのチェック結果（パ
リティエラー通知線２４−１，２４−２）を、チェック
回路のパリティチェック手段（ＰＣＫ）で、図１１に示
したチェックタイミングで検出する。

【０００７】また、特開平4−346147 号のように、エラ
ーチェックのタイミングをバス動作が完了するタイミン
グで行う方法がある。

【０００８】

【発明が解決しようとする課題】一般にメモリなどの主
記憶装置では、データはクロック等のセットタイミング
のみのチェックで、正常性が保証される。しかしなが
ら、アドレスはスレーブ内部でラッチ等にセットされる
ことなく使用されるため、有効期間中の正常性を保証し
なければならない。つまり、クロックに同期したチェッ
クでは、データセットタイミング時にクロックに同期し
ていない非同期ノイズがアドレスに発生した場合、不正
なアドレスにデータを書き込むといった、誤った動作を
行う。

【０００９】よって、上述の従来例では、クロックに同
期して発生した誤りをクロック毎にチェックし、誤りを
検出する方式であるため、クロックに同期していない非
同期に発生するノイズなどによる誤りを検出できず、エ
ラーが潜在化してしまい、システムの信頼性が低下する
という問題があった。

【００１０】また、中央処理装置の動作クロックが遅い
とクロック毎のチェックも可能であるが、最近の半導体
技術の進歩にともない動作クロックの高速化やバス幅の
増加により、アドレスのパリティチェックやアドレスバ
ス，データバスの比較照合にかかる遅延時間の制約か
ら、クロック毎にチェックすることが困難になり、シス
テムの信頼性が低下するという問題があった。

【００１１】本発明の目的は、バスクロックとは非同期
に動作するメモリなどの装置に波及する、チェックタイ
ミングとチェックタイミングの間に発生する誤りを検出
することにある。また、中央処理装置の動作クロックに
依存しない高信頼な誤り検出をもつ情報処理システムを
提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、入力情報に対して同一の処理を実行す
る複数の中央処理装置と、この複数の中央処理装置とそ
れぞれ接続し、アドレス，データ，制御信号を伝送する
複数のシステムバスと、この複数のシステムバスから伝
送されるアドレス，データ，制御信号を照合して複数の
中央処理装置の監視を行うチェック回路とを有する情報
処理システムであって、チェック回路は、複数のシステ
ムバスから送られてくる複数のアドレスを一定期間監視
することを特徴とする。

【００１３】

【発明の実施の形態】以下、本発明を図面に従って説明
する。

【００１４】図２に多重化データ処理システムの構成を
示す。この多重化データ処理システムは、同一の入力情
報に対して同一の処理を同期して行うものであり、２つ
の中央処理装置１０−１，１０−２とアドレスバス１２
−１，１２−２，データバス１３−１，１３−２，制御
信号１４−１，１４−２，エラーチェック回路からのエ
ラー報告を送るためのエラー信号線２９−１，２９−２
からなるシステムバスを介して、主記憶装置１１−１，
１１−２あるいは、入出力バス１６−１，１６−２を接
続するバスアダプタ１５−１，１５−２との間でデータ
転送を行う。また、アドレスバス１２−１，１２−２，
データバス１３−１，１３−２，制御信号１４−１，１
４−２からなる２つのシステムバスの間には、それぞれ
のシステムバス上に出力される情報をチェックし誤りを
検出するチェック回路１９が接続されており、チェック
回路１９は各システムバスの出力情報をクロック毎に照
合して一致，不一致の判定を行う不一致検出回路１８
と、ステムバスの制御信号が、出力されるアドレスが有
効であることを示す期間、アドレスの健全性をチェック
するアドレス監視部１７−１，１７−２から構成され
る。不一致検出回路１８では各システムバスの出力情報
をクロック毎に照合し、一致，不一致を検出することに
より各中央処理装置１０−１，１０−２の同期動作が正
常であるかをチェックし、不一致が発生した場合は、エ
ラーとして各中央処理装置１０−１，１０−２に報告
し、各中央処理装置１０−１，１０−２は障害処理を行
う。しかしながら、不一致検出回路１８ではクロック毎
にチェックを行うために、クロックに非同期に発生する
ノイズなどに起因する誤りを検出することが出来ない。
このため、アドレス監視部１７−１，１７−２により、
アドレスに発生する非同期に発生する誤りを検出する。
アドレス監視部１７−１，１７−２はシステムバスの制
御信号１４−１，１４−２が、出力されるアドレスが有
効であることを示す期間、アドレスがレベル変化しない
ことをチェックし、レベル変化があった場合、エラーと
して各中央処理装置１０−１，１０−２に報告し、これ
を受けた各中央処理装置１０−１，１０−２は障害処理
を行う。これにより、より確実な誤り検出が可能とな
る。

【００１５】次に、アドレス監視部１７−１，１７−２
について説明する。尚、アドレス監視部１７−１，１７
−２の構成は同一であるため、ここでは、アドレス監視
部１７−１について説明する。

【００１６】図１はアドレス監視部１７−１の構成を示
したものである。アドレス監視部１７−１はアドレス幅
分のハイレベルセットレジスタ３４−１，３５−１、
と、システムバス上のアドレスに不正なレベル変化があ
ったことを記憶するアドレス不正遷移レジスタ３７−１
から構成される。

【００１７】アドレス監視部１７−１の動作について図
３を用いて説明すると、サイクル番号１のチップセレク
ト−１がネゲート（ハイレベル）されている場合、その
時のアドレスは無効なので、アドレスマスクゲート３０
−１，３０−２への入力がＩＮＶ３３−１によりローレ
ベルとなり、ハイレベルセットレジスタ３４−１，３５
−１への‘Ｓ’端子入力はローレベルとなる。また、ハ
イレベルセットレジスタ３４−１，３５−１への‘Ｒ'
端子入力はハイレベルとなり、出力端子‘Ｑ'がローレ
ベルとなる。よってアドレス不正遷移レジスタ３７−１
はセットされないため、アドレスバス１２−１の状態が
いかなる状態であっても不正遷移は検出されない。次
に、チップセレクト−１がアサート（ローレベル）され
た場合、アドレスは有効となるので、アドレスマスクゲ
ート３０−１，３０−２への入力はＩＮＶ３３−１によ
りハイレベルとなり、ハイレベルセットレジスタ３４−
１の‘Ｓ’端子へはアドレスの値が入力され、ハイレベ
ルセットレジスタ３５−１の‘Ｓ’端子へはＩＮＶ３２
−１によりアドレスの反転値が入力される。つまり、任
意のアドレスビットの値がハイレベルの場合、ハイレベ
ルセットレジスタ３４−１がセットされ、また、任意の
アドレスビットの値がローレベルの場合、ハイレベルセ
ットレジスタ３５−１がセットされる。よって、図３に
示すアドレス監視期間中は、ハイレベルセットレジスタ
３４−１，３５−１のいずれか一方のみがセットされた
状態となり、ＡＮＤ３６−１によりアドレス不正遷移レ
ジスタ３７−１はセットされないまま動作し、サイクル
番号５でチップセレクト信号がネゲート（ハイレベル）
されると、ハイレベルセットレジスタ３４−１，３５−
１は、リセットされた状態となる。また、アドレス期間
中に図４に示す非同期ノイズ５０が発生した場合は、ハ
イレベルセットレジスタ３４−１，３５−１がいずれも
セットされ、アドレス不正遷移レジスタ３７−１がされ
セットされることにより、エラー検出信号２６−１がア
サートされ、エラー報告回路により、各中央処理装置１
０−１，１０−２にエラー報告され、障害処理が行わ
れ、アドレス不正遷移レジスタ３７−１は障害処理時に
行われるリセットレジスタ−１によりリセットできるよ
うになっている。このようにアドレス監視部では動作ク
ロックとは非同期に誤りを検出することができるように
なっている。尚、本アドレス監視部１７−１をリセット
する場合には中央処置装置１０−１から出力される制御
信号１４−１によりリセットレジスタの信号を与えて行
う。

【００１８】また、本システムの動作は図３を用いて説
明すると、サイクル番号１に於て、中央処理装置１０−
１からシステムバスのアドレスバス１２−１にアドレス
が出力され、次いで主記憶装置１１−１に対するチップ
セレクト信号がアサートされる。このとき主記憶装置１
１−１はチップセレクト信号を受けてアドレスバス１２
−１上のアドレスを取り込み、サイクル番号３にアサー
トされるライトイネーブルをうけて、サイクル番号４の
ライトイネーブルがネゲートされる立ち上がりエッジで
データをメモリに書き込む。このときチェック回路１９
の不一致検出回路１８が、アドレスバス１２−１，１２
−２のアドレスが一致しているかを該システムバスの制
御信号１４−１，１４−２が、出力されるアドレスが有
効であることを示すアドレス監視期間において、バスク
ロックの立ち上がりエッジ毎にチェックし２つの中央処
理装置が同期動作を確認することが出来る。また、アド
レス監視部１７−１，１７−２では主記憶装置１１−
１，１１−２へのチップセレクトがアサートされている
アドレス監視期間にアドレスに不正なレベル変化がない
かをチェックすることにより、メモリアクセス中にノイ
ズなどによる不正な誤りがないことを確認することが出
来る。

【００１９】図５にチェック回路１９の構成図を示す。

【００２０】チェック回路１９はアドレスバス１２−１
のアドレスを監視するアドレス監視部１７−１と、アド
レスバス１２−２のアドレスを監視するアドレス監視部
１７−２とそれぞれのアドレスバス１２−１，１２−２
のアドレスとデータバス１３−１，１３−２のデータと
を比較チェックし、一致、不一致を検出する不一致検出
回路１８と、各アドレス監視部１７−１，１７−２から
検出されたエラー検出信号２６−１，２６−２と、不一
致検出回路から検出された各エラー検出信号２６−３か
ら、各中央処理装置１０−１，１０−２にエラー報告す
るためのエラー通知信号２７を生成するエラー報告回路
２３から構成されている。このとき、アドレスの不一致
検出はシステムバスの制御信号１４−１，１４−２が、
出力されるアドレスが有効であることを示すアドレス監
視期間において行うことが望ましい。図６にｎビットで
構成された２つのアドレス，データが入力される場合の
不一致検出回路１８を示す。

【００２１】図７に、別のデータ処理システムの構成を
示す。

【００２２】このデータ処理システムは、中央処理装置
１０−１とアドレスバス１２−１，データバス１３−
１，制御信号１４−１からなるシステムバスを介して、
主記憶装置１１−１あるいは、入出力バス１６−１を接
続するバスアダプタ１５−１との間でデータ転送を行
う。また、アドレスバス１２−１，データバス１３−
１，制御信号１４−１からなるシステムバスには、シス
テムバス上に出力される情報をチェックし誤りを検出す
るチェック回路１９が接続されており、チェック回路１
９はアドレスのパリティビットを生成するパリティジェ
ネレータ（ＰＧ）２０−１と、パリティチェックエラー
を検出するパリティチェック回路(ＰＣＫ)２１−１と、
ステムバスの制御信号が、出力されるアドレスが有効で
あることを示す期間、アドレスの健全性をチェックする
アドレス監視部１７−１から構成される。パリティジェ
ネレータ（ＰＧ）２０−１は、アドレスのパリティビッ
トを生成して、アドレスパリティ線２２−１に出力し、
バススレーブとして動作する主記憶装置１１−１でパリ
ティチェックを行ったチェック結果をパリティチェック
回路（ＰＣＫ）２１−１でチェックし、パリティエラー
が発生した場合は、エラーとして中央処理装置１０−１
に報告し、中央処理装置は障害処理を行う。しかしなが
ら、パリティチェック回路（ＰＣＫ）２１−１ではクロ
ック毎にチェックを行うために、クロックに非同期に発
生するノイズなどに起因する誤りを検出することが出来
ない。このため、アドレス監視部１７−１により、アド
レスに発生する非同期に発生する誤りを検出する。アド
レス監視部１７−１はシステムバスの制御信号１４−１
が、出力されるアドレスが有効であることを示す期間、
アドレスがレベル変化しないことをチェックし、レベル
変化があった場合、エラーとして各中央処理装置１０−
１に報告して障害処理を行う。これにより、より確実な
誤り検出が可能となる。

【００２３】図８に別のチェック回路１９の構成を示
す。

【００２４】チェック回路１９はアドレスバス１２−１
のアドレス−１を監視するアドレス監視部１７−１と、
アドレスのパリティビットを生成するパリティジェネレ
ータ（ＰＧ）２０−１と、パリティチェックエラーを検
出するパリティチェック回路（ＰＣＫ）２１−１と、ア
ドレス監視部１７−１から検出されたエラー検出信号２
６−１と、パリティチェック回路（ＰＣＫ）２１−１か
ら検出されたエラー検出信号２６−３により中央処理装
置１０−１にエラー報告するするためのエラー通知信号
２７を生成するエラー報告回路２３から構成される。こ
のとき、アドレスのパリティチェックは該システムバス
の制御信号１４−１が、出力されるアドレスが有効であ
ることを示すアドレス監視期間において行うことが望ま
しい。

【００２５】図９に更に別のチェック回路１９の構成を
示す。

【００２６】チェック回路１９は、図２に示す各中央処
理装置１０−１，１０−２の指示に従いチェック回路の
制御を行う制御回路４０−１，４０−２と各中央処理装
置からの制御指示が有効であることを示す鍵レジスタ
と、各システムバス上のエラーチェックを行うエラーチ
ェック部４５から構成される。チェック回路制御の動作
の一例を述べると、各中央処理装置１０−１，１０−２
は、それぞれの該鍵レジスタ４１−１，４１−２に、特
定の鍵コードをライトする。これにより、各制御許可信
号４７−１，４７−２がアサートされる。次に各中央処
理装置はエラーチェック部４５に対して、システムバス
の不一致検出などの各エラーチェックを行うか否か、ま
たは中央処理装置に対してエラー検出報告を行うか否か
の制御指示を該制御回路４０−１，４０−２に対して行
う。これを受けて各制御回路４０−１，４０−２は制御
指示信号４６−１，４６−２をアサートする。このと
き、鍵レジスタからの各制御許可信号４７−１，４７−
２はアサートされているので、ＡＮＤ４２−１，１とＯ
Ｒ４３を経てエラーチェック部へのエラーチェック制御
信号４４がアサートされ、これによりエラーチェック部
では各エラーチェックを行うか否かの制御を行う。エラ
ーチェック部４５制御終了後に、各中央処理装置は鍵レ
ジスタ４１−１，３１−２に対して、鍵コード以外の値
を書き込む。これにより、各制御許可信号４７−１，４
７−２がネゲートされ、ＡＮＤ４２−１，４２−２にお
いて、制御回路からの制御指示信号はすべてマスクさ
れ、エラーチェック部への制御は行えないようになって
いる。つまり、任意の中央処理装置が暴走して、エラー
チェック回路に対して誤った制御指示を実行しようとし
ても、鍵レジスタに正しく鍵コードを書き込まないこと
には実行されず、残った正常な中央処理装置によってチ
ェック回路の制御が正しく行われる。

【００２７】

【発明の効果】以上説明したように、本発明によれば、 （１）バスクロックとは非同期に、システムバス上のア
ドレスの健全性をアドレスが有効な期間、チェックして
いるので、多重系データ処理装置のバスクロックに同期
した不一致検出では検出することができないために、シ
ステムに潜在化してしまうバスクロックに同期していな
い非同期に発生するノイズなどによる誤り検出が確実に
行える。

【００２８】（２）バスクロックとは非同期に、システ
ムバス上のアドレスの健全性をアドレスが有効な期間、
チェックしているので、データ処理装置のバスクロック
に同期したパリティチェックでは検出することができな
いために、システムに潜在化してしまうバスクロックに
同期していない非同期に発生するノイズなどによる誤り
検出が確実に行える。

【００２９】（３）バスクロックとは非同期に、システ
ムバス上のアドレスの健全性をアドレスが有効な期間、
チェックしているので、動作クロックに依存されること
なく、信頼性の高いシステムを提供できる。

【００３０】（４）チェック回路内部の制御を行うため
には、まず鍵レジスタに特定データを書き込まなくては
制御できないようにしたため、ソフトウェアなどの暴走
により、誤ってチェック回路の制御が行われることがな
くなる。

【図面の簡単な説明】

【図１】本発明の一実施例であるアドレス監視部の構成
を示す図。

【図２】本発明の一実施例である多重化データ処理シス
テムの構成を示す図。

【図３】本発明の一実施例を示すタイムチャート図。

【図４】アドレスの誤りによるメモリへの波及を示すタ
イムチャート図。

【図５】不一致検出回路の一実施例の構成を示す図。

【図６】本発明の一実施例であるチェック回路の構成を
示す図。

【図７】本発明の一実施例であるデータ処理システムの
構成を示す図。

【図８】本発明の一実施例であるチェック回路の構成を
示す図。

【図９】本発明の一実施例であるチェック回路の構成を
示す図。

【図１０】従来のエラー検出による多重化データ処理シ
ステムの構成を示す図。

【図１１】従来のエラー検出タイミングを示すタイムチ
ャート図。

【符号の説明】

１０−１，１０−２…中央処理装置、１１−１，１１−
２…主記憶装置、１２−１，１２−２…アドレスバス、
１３−１，１３−２…データバス、１４−１，１４−２
…制御信号、１５−１，１５−２…バスアダプタ、１６
−１，１６−２…入出力バス、１７−１，１７−２…ア
ドレス監視部、１８…不一致検出回路、１９…チェック
回路、２０−１，２０−２…パリティジェネレータ、２
１−１，２１−２…パリティチェック回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 糟谷 直大 茨城県ひたちなか市市毛1070番地 株式会 社日立製作所水戸工場内

Claims (9)

【特許請求の範囲】
1. 【請求項１】入力情報に対して同一の処理を実行する複
   数の中央処理装置と、 上記中央処理装置とそれぞれ接続し、アドレス，デー
   タ，制御信号を伝送する複数のシステムバスと、 上記複数のシステムバスから伝送される上記アドレス，
   データ，制御信号を照合して上記複数の中央処理装置の
   監視を行うチェック回路とを有する情報処理システムで
   あって、 上記チェック回路は、上記複数のシステムバスから送ら
   れてくる複数の上記アドレスを一定期間監視することを
   特徴とする情報処理システム。
2. 【請求項２】請求項１において、 上記チェック回路は、上記一定期間，上記複数のシステ
   ムバスから送られてくる上記複数のアドレスのレベルを
   監視し、上記複数のアドレスの少なくとも１つのアドレ
   スのレベルに変化があった場合、上記中央処理装置にエ
   ラー報告することを特徴とする情報処理システム。
3. 【請求項３】請求項２において、 上記チェック回路は、上記一定期間，上記複数のシステ
   ムバスから伝送される各周辺装置へのアクセスを示す複
   数のチップセレクト信号のレベルを監視し、上記レベル
   に変化があった場合、上記中央処理装置にエラー報告す
   ることを特徴とする情報処理システム。
4. 【請求項４】請求項２において、 上記チェック回路は、上記複数のシステムバスの制御信
   号がアドレスが有効な期間、アドレスのレベルが変化し
   ないことを監視し、アドレスのレベルに変化があった場
   合、レベル変化があったことを記憶することを特徴とす
   る情報処理システム。
5. 【請求項５】入力情報に対して同一の処理を実行する複
   数の中央処理装置と、 上記中央処理装置とそれぞれ接続し、アドレス，デー
   タ，制御信号を伝送する複数のシステムバスと、 上記複数のシステムバスから伝送される上記アドレス，
   データ，制御信号を照合して上記複数の中央処理装置の
   監視を行うチェック回路とを有する情報処理システムで
   あって、 上記チェック回路は、上記チェック回路内部の制御を行
   うための制御回路と、上記各中央処理装置ごとに設けら
   れた上記各中央処理装置からの制御指示が有効であるこ
   とを示す鍵レジスタを有し、該中央処理装置が、該鍵レ
   ジスタに特定のデーターパタンを書き込んだ場合にの
   み、該中央処理装置からの該チェック回路への制御が可
   能となることを特徴とする情報処理システム。
6. 【請求項６】中央処理装置と該中央処理装置とメモリ等
   の複数の周辺装置を接続するシステムバスからなる情報
   処理装置であって、 上記システムバスは、アドレス，データ，制御信号から
   なり、上記システムバスの制御信号が、出力されるアド
   レスが有効であることを示す期間、アドレスの健全性を
   チェックし、エラーがあった場合、上記中央処理装置に
   エラー報告するチェック回路を有することを特徴とする
   情報処理システム。
7. 【請求項７】請求項６において、 上記チェック回路は、上記システムバスの制御信号がア
   ドレスが有効な期間、アドレスのレベルが変化しないこ
   とを監視し、アドレスのレベルに変化があった場合、中
   央処理装置にエラー報告することを特徴とする情報処理
   システム。
8. 【請求項８】請求項７において、 上記チェック回路は、上記システムバスの各周辺装置へ
   のアクセスを示す各チップセレクト信号が、出力される
   アドレスが有効であることを示す期間、アドレスのレベ
   ルが変化しないことを監視し、アドレスのレベルに変化
   があった場合、中央処理装置にエラー報告することを特
   徴とする情報処理システム。
9. 【請求項９】請求項７において、 上記チェック回路は、該システムバスの制御信号がアド
   レスが有効な期間、アドレスのレベルが変化しないこと
   を監視し、アドレスのレベルに変化があった場合、レベ
   ル変化があったことを記憶する手段を有することを特徴
   とする情報処理システム。