JP3241997B2 - 情報処理装置 - Google Patents
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Description
行う少なくとも3台の処理装置を有する高信頼性情報処
理装置に関する。
されるようになってきたのに伴い,情報処理装置が故障
した場合に,社会や経済に与える影響も大きくなってき
ている。このため,できる限り故障が発生しにくく,ま
た万一故障が発生した場合にも確実に故障が検出でき,
さらには処理装置が停止せずに,処理内容の整合性を保
ちながら処理を実行できるような信頼性の高い情報処理
装置が求められている。
例を示す。処理装置100a〜処理装置100cは,バ
ス130で接続され,同時に同じ処理を実行する。バス
130に流れる処理結果を比較し,処理結果が一致しな
ければ,処理結果の多数決論理により,他の処理装置の
処理結果と一致しない処理結果を出した処理装置を故障
と判断して,その処理装置をバス130から切り離す。
ば処理装置100aがマスタとなって,以下のような手
順により,処理結果の比較を行う。まず,各処理装置1
00a〜100cは,バス130に流れる処理要求のデ
ータを入力し(図7の),各々処理回路110によっ
て要求されたデータ処理を同時に実行する(図7の
)。バス130へのデータ出力は,マスタとなってい
る処理装置100aだけが行う。マスタとなっている処
理装置100aがデータの処理結果をバス130に流す
と(図7の),他の処理装置100b,100cは,
それぞれその処理結果を自装置内の故障検出回路120
に入力する。
回路110は,先のデータ入力に対する処理結果をバス
130に流すことなく,自装置の故障検出回路120に
出力する(図7の’)。
障検出回路120は,バス130から入力した処理装置
100aの処理結果と自装置で処理した処理結果とを比
較し,その比較結果を相互に送受する(図7の)。
て一致すれば,すべての処理装置100a〜100cが
正常であると判断することができる。もし,処理装置1
00b,100cのいずれか一方の故障検出回路120
による比較結果が不一致であれば,その処理装置100
bまたは処理装置100cが故障ということになる。処
理装置100b,100cの故障検出回路120による
比較結果が双方とも不一致であれば,処理装置100a
が故障したと判断する。
から自動的に切り離され,残りの2台の処理装置によっ
て同時動作による処理が継続される。このような高信頼
性情報処理装置は,各処理装置100a〜100cが同
時に同じ処理を実行し,その処理結果を比較するため,
全処理装置がクロックレベルで同期して動作する必要が
ある。従来,各処理装置100a〜100cをクロック
レベルで同期させる方法としては,同じクロック信号1
40を各処理装置100a〜100cへ与えるととも
に,リセット信号150を共通に与えて,リセットを同
時に解除することにより,クロックに基づく動作開始を
合わせる方法が用いられている。
信頼性情報処理装置は,次のような問題点があった。各
処理装置の動作をクロックレベルで同期させるときに,
リセットの同時解除で行っているため,何らかの理由に
よりリセット解除が各処理装置でずれた場合に,ソフト
ウェアによってハード同期をとることができなかった。
ハードウェア回路を設けることにより,ソフトウェアに
よるハード同期処理の可能な高信頼性情報処理装置を提
供することを目的とする。
明図である。図1において,1a〜1nは同一クロック
により同時に同じ処理を実行する多重化構成の処理装
置,3はデータ線と各種制御信号線からなるバス,4は
リード専用のハード同期用レジスタ,5はリード/ライ
ト可能な生存処理装置表示フラグ,6はハード同期用レ
ジスタ4に対するアクセスのリプライを抑止するリプラ
イ抑止回路,7はリード/ライト可能なソフト同期用フ
ラグ,8はリード専用のソフト同期用レジスタ,9はソ
フトウェアに基づく命令を実行するプロセッサ,10は
リプライ保留中を示すリプライ抑止回路ビジー信号,1
4はハード同期用レジスタ出力信号,15は生存処理装
置表示信号を表す。
は,すべての処理装置1a〜1nの中に存在する。ハー
ド同期用レジスタ4には,各処理装置1a〜1nに設け
られたリプライ抑止回路6のビジー信号10が接続され
ており,リプライ抑止回路6には,自処理装置内のハー
ド同期用レジスタ4と生存処理装置表示フラグ5の値と
が入力される。また,ソフト同期用レジスタ8には,各
処理装置1a〜1nのソフト同期用フラグ7の値が入力
信号として接続されている。
ウェアがソフト同期用フラグ7をセット後,ソフト同期
用レジスタ8をリードしながら全処理装置1a〜1nが
ソフト同期用フラグ7をセットするのを待つことで,ソ
フトウェアによるクロックのおおまかな同期を可能とす
る。
がハード同期用レジスタ4を1回リードすることで,ハ
ード同期を可能とする。また,以上の同期合わせの処理
により,同期の合わない故障処理装置の検出も可能とす
る。
同期のために,ハード同期用レジスタ4を設けるととも
に,ハード同期用レジスタ4に対するプロセッサ9から
のアクセスのリプライ保留中を示す信号線を設け,ハー
ド同期用レジスタ4のアクセスに対するリプライを,全
処理装置1a〜1nの信号線がリプライ保留中(リプラ
イ抑止回路ビジー信号10)を示すまでリプライ抑止回
路6によってリプライを抑止する。
が各処理装置1a〜1nでずれたような場合にも,ソフ
トウェアによってハード同期用レジスタ4をアクセスす
れば,そのリプライが各処理装置1a〜1nに同時に返
るので,その後の各処理装置1a〜1nの動作をクロッ
クレベルで同期させることができる。
用としてリードアクセスのみ可能とすることにより,ハ
ード量の必要以上の増加を防ぐことができる。また,リ
プライ抑止回路6の内部または外部に,ハード同期用レ
ジスタ4のアクセス受信から所定の時間経過した場合
に,強制的にリプライを返すタイムアウト検出回路(図
示省略)を設ける。これにより,例えば故障処理装置が
原因でリプライ抑止が永久に解除されなくなるというよ
うな事態を回避することが可能になる。
同期用レジスタ4のリードアクセスによってタイムアウ
ト検出のためのカウントを開始するカウンタによって構
成し,このカウンタのカウント開始後にハード同期用レ
ジスタ4を用いた同期合わせに参加する処理装置が増え
るごとに,このカウンタのカウント値をクリアして再度
カウントし直す制御を行う回路を設ける。
に,故障していない生存処理装置の同期がずれたままに
なってしまうことを防ぐことができる。また,処理装置
1a〜1nの各々が正常に動作している処理装置である
かどうかを示す生存処理装置表示フラグ5を設ける。そ
して,リプライ抑止回路6では,生存処理装置表示フラ
グ5が正常に動作していない処理装置の存在を示す場合
に,その正常に動作していない処理装置のリプライ保留
中を示す信号線を,リプライ抑止解除の条件から外す。
いる処理装置をハード同期の対象とすることにより同期
合わせの時間が長くなるのを防ぐことが可能になる。ま
た,ハード同期用レジスタ4のリードアクセスに対し
て,ハード同期に成功または失敗した処理装置を判別す
る情報を,ハード同期用レジスタ4のリードデータとし
て返すようにする。これによって,ハード同期に失敗し
た故障処理装置をソフトウェアが簡単に認識できるよう
になり,故障処理装置の切り離しを自動的に行うことが
可能になる。
ために,各処理装置1a〜1nごとに,ソフト同期用フ
ラグ7と,全処理装置1a〜1nのソフト同期用フラグ
7と処理装置分の信号線を用いて接続されているソフト
同期用レジスタ8と,自処理装置のソフト同期用フラグ
7をセットし,その後にソフト同期用レジスタ8をリー
ドしながら全処理装置がソフト同期用フラグ7をセット
するのを待ち,全処理装置1a〜1nがソフト同期用フ
ラグ7をセットしたのを確認してから,ハード同期用レ
ジスタ4を用いたハード同期処理に移行するソフト同期
処理手段とを設ける。
イムアウト値より大きなずれを持つ処理装置の同期を,
事前にソフト同期によってハード同期の可能な範囲内に
なるように合わせることが可能になる。
用フラグ7のライトデータとして,“1”および“0”
の両方を使用し,2回以上のソフト同期動作を行うよう
にする。これによって,ソフト同期用フラグ7の出力と
して“1”または“0”の一方の固定故障が生じた場合
に,その固定故障を検出することが可能になる。
本発明の実施の形態における回路およびソフトの動作
を,順次詳細に説明する。
同期のための回路構成図である。図中,11はハード同
期完了検出回路,12はハード同期用レジスタ値変化検
出回路,13はカウンタによって構成されるタイムアウ
ト検出用タイマ,16はハード同期完了信号,17はタ
イムアウト信号,18はタイマリセット信号,19はリ
プライ抑止解除信号,20はプロセッサ9によるハード
同期用レジスタ4のリードコマンド,21はプロセッサ
9へのハード同期用レジスタ4のリードリプライを表
す。なお,図1と同符号のものは図1に示すものに対応
するが,図3に示すリプライ抑止回路6にハード同期完
了検出回路11,ハード同期用レジスタ値変化検出回路
12,タイムアウト検出用タイマ13を含めたものを,
図1ではリプライ抑止回路6として簡略化して表してい
る。
B,C)であるとして説明する。ハード同期用レジスタ
4と生存処理装置表示フラグ5は,それぞれ各処理装置
に対応するフラグ(#1〜#3)を持つ。生存処理装置
表示フラグ5の値は,各処理装置1a〜1cが実装され
ているか否かによって自動的に設定される。また,故障
を検出したときに,生存処理装置表示フラグ5の値をソ
フトウェアが設定してもよい。
置ごとのハード同期用レジスタ出力信号14と生存処理
装置表示信号15を反転した信号とのオア(論理和)回
路と,その全オア回路の出力信号のアンド(論理積)回
路とからなる。
は,各処理装置ごとのハード同期用レジスタ出力信号1
4と,フリップフロップFFによって保持した1クロッ
ク前のハード同期用レジスタ出力信号14との排他的論
理和回路と,それらの排他的論理和回路の出力信号のオ
ア(論理和)回路とからなる。
対しリードコマンド20によるリード動作を行うと,リ
プライ抑止回路6のビジー信号10がオンとなる。リプ
ライ抑止回路ビジー信号10は,処理装置1a〜1cの
ハード同期用レジスタ4の入力信号となっている。この
とき,少なくともハード同期用レジスタ4における自処
理装置の該当ビットは,“0”から“1”へ値が変化し
ているため,ハード同期用レジスタ値変化検出回路12
によって,ハード同期用レジスタ4のアクセスのタイム
アウト検出用タイマ13に対し,タイマリセット信号1
8が発行される。
用レジスタ4をリードする)処理装置が増えるときに
も,ハード同期用レジスタ値変化検出回路12によって
タイムアウト検出用タイマ13に対し,タイマリセット
信号18が発行される。
ムアウト検出用タイマ13は,“0”にリセットされ
る。タイムアウト検出用タイマ13は,タイマ値が最大
となったところで,タイムアウト信号17をオンとす
る。なお,この例ではタイムアウト検出用タイマ13を
アップカウンタによって構成した場合について説明して
いるが,ダウンカウンタによって構成してもよいことは
言うまでもない。
は,生存処理装置表示フラグ5の出力信号である生存処
理装置表示信号15とともにハード同期完了検出回路1
1に入力され,そこで全生存処理装置のリプライ抑止回
路ビジー信号10がオンとなったことを条件として,ハ
ード同期完了信号16が生成される。
号17のオア信号がリプライ抑止解除信号19となり,
この信号を受信した時点で,リプライ抑止回路6は,そ
のときのハード同期用レジスタ4の値をリードデータと
して,プロセッサ9に対してリードリプライ21を発行
する。
9は,ハード同期用レジスタ4をリードするだけで,タ
イムアウト検出用タイマ13のタイマ値の最大値より小
さなずれの処理装置をハード同期させることが可能にな
る。また,ハード同期用レジスタ4のリードデータによ
り,ハード同期に成功または失敗した処理装置がどれで
あるかを判別することができる。ハード同期用レジスタ
4のリードデータのうち,ビット値が“0”になってい
る処理装置が,ハード同期に失敗した処理装置である。
明図である。リプライ抑止回路6は,図3に示すように
リードデータ6−1の保持回路と抑止回路ビジー信号生
成回路6−2とを持つ。プロセッサ9からリードコマン
ド20を受け取ると,抑止回路ビジー信号生成回路6−
2は,リプライ抑止解除信号19を受信するまで,抑止
回路ビジー信号10をオンにし,リードリプライ21の
発行を抑止する。
抑止回路ビジー信号10をオフに戻し,ハード同期用レ
ジスタ4からの出力信号14をリードデータ6−1とし
て,リードリプライ21をプロセッサ9へ返す。
同期のための回路構成図である。図中の22はソフト同
期用フラグ7の出力信号,23はプロセッサ9によるソ
フト同期用レジスタ8のリード動作(リードコマン
ド),24はプロセッサ9へのソフト同期用レジスタ8
のリードリプライを表す。
“1”または“0”をライトすると,それに対応するソ
フト同期用レジスタ8のビットにその値が反映される。
すなわち,例えば処理装置1aがソフト同期用フラグ7
に“1”をライトした場合には,ソフト同期用レジスタ
8のビット#1が“1”となる。
を監視し,全ての処理装置1a〜1cがソフト同期用フ
ラグ7にライトするまで待つことにより,ソフト同期が
可能となる。また,この動作をソフト同期用フラグ7に
ライトするデータ値を変えて行うことにより,故障処理
装置の検出が可能となる。
理フローチャートである。最初に生存処理装置表示フラ
グ5を,処理装置の実装状況に合わせてセットする(ス
テップS1)。次に,ソフト同期用フラグ7に“1”を
ライトし(ステップS2),ソフト同期用レジスタ8を
リードしながら,生存処理装置表示フラグ5にセットし
た処理装置分のビットがすべて“1”となるまで,ルー
プして待つ(ステップS3〜S5)。
ループに陥らないようにするために,ループ回数のタイ
ムアウト値n1を設定しておく。従って,全処理装置が
ソフト同期用フラグ7をセットするか,ループ回数がタ
イムアウト値n1になったときにこのループを抜け出
し,次のステップS6へ移る。
期用フラグ7のリードタイミングを調整するため,無効
(NOP)命令の発行などにより少なくとも1命令分だ
けWaitした後,次のステップS7へ進む。
果に基づき,生存処理装置表示フラグ5を再セットす
る。すなわち,ソフト同期用フラグ7をセットしない状
態でタイムアウトになった処理装置があれば,生存処理
装置表示フラグ5にその処理装置が故障した旨をセット
する。
ソフト同期用フラグ7が“1”に固定されていた処理装
置があった場合,ステップS2〜S5の処理だけでは,
故障を判別できないので,ソフト同期用フラグ7にライ
トするデータを“0”にして,同様の処理を行う(ステ
ップS8〜S12)。
装置は命令レベルの粗い同期がとれたことになるので,
次にハード同期用レジスタ4のリード動作によって,生
存処理装置をクロックレベルで完全にハード同期させる
(ステップ13)。また,ハード同期用レジスタ4のリ
ードデータの結果から,生存処理装置表示フラグ5の再
セットをおくことにより(ステップS14),その後の
処理に生存処理装置表示フラグ5を利用することができ
るようにする。
タイムチャートを示している。処理装置A,B,Cが同
期処理を行うものとする。最初に処理装置Aが動作し,
ソフト同期用フラグ(SSF)7に“1”をセットした
後,ソフト同期用レジスタ(SSR)8をリードして,
すべてが“1”になるのを待っている。処理装置Bも同
様に,ソフト同期用フラグ7に“1”をセットして,ソ
フト同期用レジスタ8をリードする。一番遅く,処理装
置Cがソフト同期用フラグ7に“1”をセットすると,
ソフト同期用レジスタ8のビットがすべて“1”になる
ので,ソフト同期の確認がとれたことになる。固定障害
の検出のため,ソフト同期用フラグ7に“0”をセット
して同様にソフト同期を繰り返す。図6に示すように,
ソフト同期後のずれは,ソフト同期前のずれよりも小さ
くなる。
レジスタ(HSR)4をリードすれば,それぞれの処理
装置A〜Cにリードリプライが返った時点で,ハード同
期が完全にとれていることになる。
をサポートしようとすると,ハード量が増加することに
なるが,ソフト同期により粗い同期をとった後に,ハー
ド同期の処理を行うことにより,大きな同期ずれが生じ
ている場合でも,簡単に同期合わせすることができるよ
うになる。
例えばリセットがずれて同期がずれてしまった処理装置
を,簡単な回路とソフトウェアの処理により,ハード同
期をとることが可能になる。また,同期合わせの際に,
故障処理装置の検出も可能になり,高信頼性情報処理装
置の信頼性向上に寄与するところが大きい。
回路構成図である。
る。
回路構成図である。
ートである。
る。
る。
Claims (3)
- 【請求項1】 バスを介して接続され同時に同じ処理動
作を行う少なくとも3台の処理装置を有し,これらの処
理装置の出力結果を比較する回路を持つ情報処理装置に
おいて, 前記各処理装置は, ハード同期用レジスタと, 前記ハード同期用レジスタに対するアクセスのリプライ
保留中を示す信号線と, 前記ハード同期用レジスタのアクセスに対するリプライ
を,全処理装置の前記信号線がリプライ保留中を示すま
で抑止するリプライ抑止回路と, ソフト同期用フラグと, 全処理装置の前記ソフト同期用フラグと処理装置分の信
号線を用いて接続されているソフト同期用レジスタと, 前記ハード同期用レジスタを用いたハード同期処理の前
に,自処理装置の前記ソフト同期用フラグをセットし,
その後に前記ソフト同期用レジスタをリードしながら全
処理装置が前記ソフト同期用フラグをセットするのを待
ち,全処理装置が前記ソフト同期用フラグをセットした
のを確認してから前記ハード同期処理に移行するソフト
同期処理手段とを有し, 前記ソフト同期処理手段による同期処理の後に,前記 ハ
ード同期用レジスタのアクセスに対するリプライによっ
て,その後の各処理装置の動作をクロックレベルで同期
させるようにしたことを特徴とする情報処理装置。 - 【請求項2】 請求項1記載の情報処理装置において, 前記ハード同期用レジスタは,リードアクセスのみ可能
であることを特徴とする情報処理装置。 - 【請求項3】 請求項1記載の情報処理装置において, 前記各処理装置が正常に動作している処理装置であるか
どうかを示す生存処理装置表示手段を有し, 該生存処理装置表示手段が正常に動作していない処理装
置の存在を示す場合に,その正常に動作していない処理
装置のリプライ保留中を示す信号線を,リプライ抑止解
除の条件から外す回路を有することを特徴とする情報処
理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16880496A JP3241997B2 (ja) | 1996-06-28 | 1996-06-28 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16880496A JP3241997B2 (ja) | 1996-06-28 | 1996-06-28 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1021104A JPH1021104A (ja) | 1998-01-23 |
JP3241997B2 true JP3241997B2 (ja) | 2001-12-25 |
Family
ID=15874803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16880496A Expired - Fee Related JP3241997B2 (ja) | 1996-06-28 | 1996-06-28 | 情報処理装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3241997B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4558111B2 (ja) * | 1998-08-17 | 2010-10-06 | 株式会社Ihi | 三重系フォールトトレラントシステムのデータ変更方法 |
JP3982353B2 (ja) | 2002-07-12 | 2007-09-26 | 日本電気株式会社 | フォルトトレラントコンピュータ装置、その再同期化方法及び再同期化プログラム |
JP6722055B2 (ja) * | 2016-06-29 | 2020-07-15 | 三菱重工業株式会社 | 処理同期制御システム及び処理同期制御方法 |
-
1996
- 1996-06-28 JP JP16880496A patent/JP3241997B2/ja not_active Expired - Fee Related
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JPH1021104A (ja) | 1998-01-23 |
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