JP2000311155A - マルチプロセッサシステム及び電子機器 - Google Patents

マルチプロセッサシステム及び電子機器

Info

Publication number
JP2000311155A
JP2000311155A JP11119838A JP11983899A JP2000311155A JP 2000311155 A JP2000311155 A JP 2000311155A JP 11119838 A JP11119838 A JP 11119838A JP 11983899 A JP11983899 A JP 11983899A JP 2000311155 A JP2000311155 A JP 2000311155A
Authority
JP
Japan
Prior art keywords
processor
interrupt
abnormal operation
abnormality
operation state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11119838A
Other languages
English (en)
Inventor
Hiroaki Kosugi
浩章 小杉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP11119838A priority Critical patent/JP2000311155A/ja
Publication of JP2000311155A publication Critical patent/JP2000311155A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
    • G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】 【課題】 プロセッサの動作異常の態様に応じた柔軟な
対応を少ないオーバーヘッドで実現できるマルチプロセ
ッサシステム及び電子機器を提供すること。 【解決手段】 プロセッサ１がウォッチドッグタイマＷ
ＤＴ２０-1により動作異常を検出すると、異常検出割り
込みＩＮＴＲＥＱＡ（ＷＤＴＯＵＴ）をプロセッサ２に
対して発生する。ＩＮＴＲＥＱＡを受け付けたプロセッ
サ２は、診断要求割り込みＩＮＴＲＥＱＢ（ＩＮＴＯＵ
Ｔ）をプロセッサ１に対し発生し、これによりプロセッ
サ１は自己診断処理を行う。一方、プロセッサ１がＩＮ
ＴＲＥＱＢを受け付けなかった場合にはプロセッサ２は
ＲＥＳＥＴ（ＲＳＴＯＵＴ）を出力してプロセッサ１を
リセットする。プロセッサが３個以上の場合には、ＩＮ
ＴＲＥＱＡ、ＩＮＴＲＥＱＢをリング状に接続してハー
ドウェア資源の有効利用を図る。また動作異常状態のプ
ロセッサのＩＤを共有メモリに書き込むことで、どのプ
ロセッサが動作異常状態にあるかを他のプロセッサに伝
える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
システム及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】近年、複
数のプロセッサ（ＣＰＵ、ＭＰＵ、マイクロコンピュー
タ）を含むマルチプロセッサシステムが脚光を浴びてい
る。このマルチプロセッサシステムによれば、複数のタ
スクを並列処理することが可能になるため、処理の大幅
な高速化を図ることができる。
【０００３】このようなマルチプロセッサシステムにお
いては、複数のプロセッサの中の１つのプロセッサが動
作異常状態になると、システム全体が異常状態になる可
能性が高い。従って、各プロセッサの動作異常に起因す
るシステム異常を最小限に抑えることができる技術の出
現が望まれている。
【０００４】各プロセッサの動作異常に起因するシステ
ム異常を防止する技術としては、例えば特開平５−３１
４０８４、特開平５−２４１８８３に開示される従来技
術が知られている。これらの従来技術では、図１に示す
ように、プロセッサ間で一定期間毎に通信を行うことで
各プロセッサの動作異常を検出し、システム異常を防止
する。即ち、例えばプロセッサ１からの通信が一定期間
途絶えると、プロセッサ２は、プロセッサ１が動作異常
状態であると判断する。そして、この場合には、システ
ムをリセットする処理等を行い、システム異常の回復を
図る。
【０００５】しかしながら、図１の従来技術には次のよ
うな問題点がある。 （１）図１では、動作異常状態か否かを判断するための
通信を、一定期間毎に行わなければならないため、通信
時間の分だけ余計なオーバーヘッドが生じる。このた
め、本来は他のタスク処理に費やされるべき時間が、通
信処理のために費やされてしまい、システム全体のパフ
ォーマンスが低下する。また、通信処理のためのプログ
ラムの作成作業やバグ修正作業が必要になり、開発期間
の長期化を招く。 （２）図１では、実際には、タスクからの応答が返って
こないためプロセッサの処理が単にデッドロックしてい
るにすぎない場合にも、システム異常の回復のためにプ
ロセッサがリセットされてしまう。従って、プロセッサ
の動作異常の態様に応じた柔軟な対応を実現できない。
【０００６】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、プロ
セッサの動作異常の態様に応じた柔軟な対応を少ないオ
ーバーヘッドで実現できるマルチプロセッサシステム及
び電子機器を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明は、複数のプロセッサを含むマルチプロセッサ
システムであって、前記複数のプロセッサの中の各プロ
セッサが、自身のプロセッサの動作異常を検出し、動作
異常を検出した場合に、自身のプロセッサが動作異常状
態であることを他のプロセッサに知らせるための異常検
出割り込みを他のプロセッサに対して発生する動作異常
検出手段と、他のプロセッサが動作異常状態にあること
が異常検出割り込みを用いて知らされた場合に、該異常
検出割り込みを受け付けて、異常回復のための所与の処
理を行う手段とを含むことを特徴とする。
【０００８】本発明によれば、自身のプロセッサにおい
て動作異常が検出されると、他のプロセッサに対して異
常検出割り込みが発生する。これにより、他のプロセッ
サは、異常回復のための所与の処理を行えるようにな
る。一方、他のプロセッサにおいて動作異常が検出さ
れ、他のプロセッサからの異常検出割り込みが発生する
と、この割り込みが受け付けられ、異常回復のための所
与の処理が行われるようになる。このように本発明によ
れば、プロセッサの動作異常が検出されると、他のプロ
セッサに対して異常検出割り込みが発生する。この場
合、他のプロセッサについては、動作異常状態にあるプ
ロセッサと異なり、正常な動作を期待できる。従って、
他のプロセッサが実行する所与の処理により、システム
異常が解消されることを期待できる。これにより、シス
テムの信頼性を大幅に向上できるようになる。しかも、
上記所与の処理は、異常検出割り込みに基づいて行われ
る処理であるため、動作異常の態様に応じた柔軟な対応
が実現可能となる。
【０００９】また本発明は、前記所与の処理が、動作異
常状態にある他のプロセッサに自己診断処理を行わせる
ための診断要求割り込みを発生する処理を含むことを特
徴とする。このようにすれば、例えば、タスクからの応
答が返ってこないため単にデッドロックしているにすぎ
ない場合等に、動作異常状態にあるプロセッサをリセッ
トすることなく、システム異常を回復できるようにな
る。
【００１０】また本発明は、前記所与の処理が、動作異
常状態にある他のプロセッサが前記診断要求割り込みを
受け付けなかった場合に、該他のプロセッサをリセット
する処理を含むことを特徴とする。このようにすれば、
自己診断処理も実行できないような動作異常状態にプロ
セッサが陥った場合に、そのプロセッサをリセットする
ことで、システム異常を確実に回復できるようになる。
【００１１】また本発明は、第１〜第Ｎ（Ｎ≧３）のプ
ロセッサの中の第Ｋ（１≦Ｋ≦Ｎ）のプロセッサが異常
検出割り込みを発生した場合に、第Ｋのプロセッサの後
段のプロセッサは、第Ｋのプロセッサが動作異常状態に
あることを他のプロセッサに伝えるための処理を行うと
共に、第Ｋのプロセッサに自己診断処理を行わせるため
の診断要求割り込みを自身の後段のプロセッサに対して
発生し、第Ｋのプロセッサ並びに第Ｋのプロセッサの前
段及び後段のプロセッサ以外のプロセッサは、自身の前
段のプロセッサからの診断要求割り込みを受け付けた場
合に、第Ｋのプロセッサに自己診断処理を行わせるため
の診断要求割り込みを自身の後段のプロセッサに対して
発生し、第Ｋのプロセッサの前段のプロセッサは、自身
の前段のプロセッサからの診断要求割り込みを受け付け
た場合に、第Ｋのプロセッサに対して診断要求割り込み
を発生し、第Ｋのプロセッサは、自身の前段のプロセッ
サからの診断要求割り込みを受け付けた場合に、自己診
断処理を行うことを特徴とする。
【００１２】例えば、マルチプロセッサシステムが第１
〜第４のプロセッサを含み、第１のプロセッサが動作異
常状態に陥り異常検出割り込みを発生した場合（Ｋ＝１
の場合）を考える。この場合、上記異常検出割り込みを
受け付けた第２のプロセッサ（第１のプロセッサの後段
のプロセッサ）は、第１のプロセッサが動作異常状態に
あることを他のプロセッサ（例えば第１、第３、第４の
プロセッサ）に伝えるための処理を行う。そして、第１
のプロセッサに自己診断処理を行わせるための診断要求
割り込みを、第１のプロセッサではなく、自身の後段の
第３のプロセッサに対して発生する。すると、この診断
要求割り込みを受け付けた第３のプロセッサ（第１のプ
ロセッサ並びに第１のプロセッサの前段及び後段のプロ
セッサ以外のプロセッサ）は、第１のプロセッサに自己
診断処理を行わせるための診断要求割り込みを、第１の
プロセッサではなく、自身の後段の第４のプロセッサに
対して発生する。そして、この診断要求割り込みを受け
付けた第４のプロセッサ（第１のプロセッサの前段のプ
ロセッサ）は、第１のプロセッサに対して診断要求割り
込みを発生する。すると、この診断要求割り込みを受け
付けた第１のプロセッサは、自己診断処理を行うように
なる。
【００１３】このように本発明によれば、プロセッサ間
での割り込み信号の本数を節約できると共に、割り込み
信号の接続を単純化できるため、ハードウェア資源の効
率的な利用と、割り込み制御の簡素化を図れるようにな
る。
【００１４】また本発明は、第Ｋのプロセッサが動作異
常状態にあることを他のプロセッサに伝えるための前記
処理が、第Ｋのプロセッサの識別情報を記憶部に書き込
む処理であり、他のプロセッサは、前記記憶部から前記
識別情報を読み出して、自身が第Ｋのプロセッサの前段
のプロセッサか否か、或いは自身が第Ｋのプロセッサか
否かを判断することを特徴とする。このようにすること
で、自身が動作異常状態にある第Ｋのプロセッサの前段
のプロセッサか否か、或いは自身が第Ｋのプロセッサか
否かを、各プロセッサが容易に判断できるようになる。
そして、その判断に基づいた適正な割り込み処理を実行
できるようになる。
【００１５】また本発明は、前記動作異常検出手段がウ
ォッチドッグタイマであり、該ウォッチドッグタイマの
出力が異常検出割り込みとして用いられることを特徴と
する。このようにウォッチドッグタイマを用いれば、ウ
ォッチドッグタイマが内蔵する例えばカウント値レジス
タにカウント値を設定等するだけで、各プロセッサの動
作異常を容易に検出できるようになる。そして、動作異
常が検出された場合に、そのレベルが変化するウォッチ
ドッグタイマの出力を利用すれば、他のプロセッサに対
する異常検出割り込みの信号を、簡易に生成できるよう
になる。
【００１６】また本発明は、上記のいずれかのマルチプ
ロセッサシステムと、データを入力するための入力手段
と、前記マルチプロセッサシステムの制御の下で画像及
び音の少なくとも一方を出力するための手段とを含むこ
とを特徴とする。このように信頼性の高い本発明のマル
チプロセッサシステムを電子機器に組み込むことで、電
子機器の信頼性も高めることができるようになる。
【００１７】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。
【００１８】１．プロセッサが２個の場合 図２に、本実施形態のマルチプロセッサシステムのブロ
ック図の例を示す。図２のマルチプロセッサシステムは
２個のプロセッサ１、２を含む。
【００１９】プロセッサ１は、プロセッサコア１０-1、
ＷＤＴ（ウォッチドッグタイマ）２０-1、制御レジスタ
２４-1、リセット発生回路２６-1、リセット回路２８-
1、ＩＴＣ（割り込みコントローラ）３０-1を含む。プ
ロセッサ２も、同様に、プロセッサコア１０-2、ＷＤＴ
２０-2、制御レジスタ２４-2、リセット発生回路２６-
2、リセット回路２８-2、ＩＴＣ３０-2を含む。
【００２０】プロセッサコア１０-1は、各種命令の実行
処理を行うものである。プロセッサコア１０-1上で動作
する割り込みハンドラ１２-1は、割り込みが発生した場
合に各種の割り込み処理を行うものであり、その機能
は、プロセッサコア１０-1のハードウェアと、図示しな
いメモリに格納される割り込み処理プログラムとにより
実現される。
【００２１】ＷＤＴ（動作異常検出手段）２０-1は、プ
ロセッサ１の動作異常（プログラムの暴走等）を検出す
るためのタイマであり、カウント値レジスタ２２-1を含
む。
【００２２】ＷＤＴ２０-1は、プロセッサコア１０-1に
よりカウント値レジスタ２２-1に設定されたカウント値
を、クロックＣＬＫの例えば立ち上がり（或いは立ち下
がり）に同期して順次インクリメント（或いはデクリメ
ント）してゆく。
【００２３】そして、プロセッサ１の動作が正常状態で
ある場合には、カウント値レジスタ２２-1のカウント値
がプロセッサコア１０-1により所与の期間毎（例えばＤ
ＲＡＭのリフレッシュサイクル毎）にリセットされるた
め、カウント値がオーバーフロー（或いはアンダーフロ
ー）することはない。
【００２４】一方、プロセッサ１が動作異常状態に陥る
と、カウント値のリセット処理が行われなくなるため、
カウント値がオーバーフローする。即ち、例えば、特定
のタスク処理中にデッドロック状態に入ると、ＯＳ（オ
ペレーティングシステム）に制御が戻らなくなる。従っ
て、プロセッサコア１０-1によるカウント値のリセット
処理が行われなくなり、クロックＣＬＫによりインクリ
メントされているカウント値がオーバーフローする。そ
して、カウント値がオーバーフローすると、ＷＤＴＯＵ
Ｔがアクティブになり、プロセッサ２に対する割り込み
ＩＮＴＲＥＱＡ（異常検出割り込み）が発生する。これ
により、プロセッサ１が動作異常状態であることがプロ
セッサ２に対して知らされることになる。
【００２５】制御レジスタ２４-1は、割り込みビットと
リセットビットを少なくとも有する（ビット位置は任
意）。そして、プロセッサコア１０-1（割り込みハンド
ラ１２-1）が制御レジスタ２４-1の割り込みビットに１
をセットすると、ＩＮＴＯＵＴがアクティブになり、プ
ロセッサ１に対する割り込みＩＮＴＲＥＱＢ（診断要求
割り込み）が発生する。
【００２６】また、プロセッサコア１０-1が制御レジス
タ２４-1のリセットビットに１をセットすると、このリ
セットビットの値に基づいて、リセット発生回路２６-1
がＲＳＴＯＵＴ（ＲＥＳＥＴ）をアクティブにする。
【００２７】リセット回路２８-1は、プロセッサ２から
のＲＥＳＥＴ（ＲＳＴＯＵＴ）を受けて、プロセッサ１
をリセットするための処理を行うものである。
【００２８】ＩＴＣ３０-1は、プロセッサ２からのＩＮ
ＮＴＲＥＱＡ（ＷＤＴ２０-2からのＷＤＴＯＵＴ）やＩ
ＮＴＲＥＱＢ（制御レジスタ２４-2からのＩＮＴＯＵ
Ｔ）を受け付け、所与の優先順位にしたがってプロセッ
サコア１０-1に対して割り込みを発生する回路である。
そして、ＩＣＴ３０-1は、割り込みを受け付けた場合に
は、その応答としてＩＮＴＡＣＫ（ＩＮＴＣＬＲ）をア
クティブにする。これにより、プロセッサ２の制御レジ
スタ２４-2の割り込みビットが０にリセットされる。
【００２９】なお、プロセッサ２が含むプロセッサコア
１０-2、ＷＤＴ２０-2、制御レジスタ２４-2、リセット
発生回路２６-2、リセット回路２８-2、ＩＴＣ３０-2の
機能及び構成は、プロセッサコア１０-1、ＷＤＴ２０-
1、制御レジスタ２４-1、リセット発生回路２６-1、リ
セット回路２８-1、ＩＴＣ３０-1とほぼ同様であるた
め、ここでは説明を省略する。
【００３０】次に、図２のマルチプロセッサシステムの
動作について簡単に説明する。
【００３１】例えばプロセッサ１が動作異常状態になる
と、ＷＤＴ２０-1がこの動作異常を検出し、その出力Ｗ
ＤＴＯＵＴをアクティブにする。より具体的には、カウ
ント値レジスタ２２-1のカウント値がオーバーフローす
ることでＷＤＴＯＵＴがアクティブになる。これによ
り、プロセッサ２に対する割り込みＩＮＴＲＥＱＡ（異
常検出割り込み）が発生する。
【００３２】そして、プロセッサ２のＩＴＣ３０-2がこ
のＩＮＴＲＥＱＡを受け付けると、ＩＴＣ３０-2はプロ
セッサコア１０-2に対して割り込みを発生する。これに
より、割り込みハンドラ１２-2が起動し、起動した割り
込みハンドラ１２-2は、割り込み要因（例えばＩＴＣ３
０-2内の図示しない要因レジスタに格納される要因）を
調べ、割り込み要因にしたがった種々の処理を行う。
【００３３】即ち、割り込みハンドラ１２-2は、まず、
制御レジスタ２４-2の割り込みビットに１をセットす
る。これにより、ＩＮＴＯＵＴがアクティブになり、プ
ロセッサ１に自己診断処理を行わせるためのＩＮＴＲＥ
ＱＢ（診断要求割り込み）が発生する。
【００３４】そして、プロセッサ１のＩＴＣ３０-1がこ
のＩＮＴＲＥＱＢを受け付けた場合には、ＩＴＣ３０-1
がプロセッサコア１０-1に対して割り込みを発生する。
これにより、割り込みハンドラ１２-1が起動する。そし
て起動した割り込みハンドラ１２-1は、自身の動作異常
状態を診断する自己診断処理を実行し、自身が動作異常
状態にあると診断した場合には、動作異常を回復（復
旧）するための処理を行う。
【００３５】一方、プロセッサ１のＩＴＣ３０-1がＩＮ
ＴＲＥＱＢを受け付けなかった場合、即ち、所与の期間
が経過してもＩＮＴＡＣＫ（ＩＮＴＣＬＲ）がアクティ
ブにならなかった場合には、プロセッサ２側の割り込み
ハンドラ１２-2は、制御レジスタ２４-2のリセットビッ
トに１をセットする。そして、リセットビットが１にセ
ットされると、リセット発生回路２６-2がＲＳＴＯＵＴ
（ＲＥＳＥＴ）をアクティブにする。これにより、プロ
セッサ１側のリセット回路２８-1がリセット処理を行
い、プロセッサ１がリセットされる。
【００３６】以上のように本実施形態によれば、例えば
ＷＤＴ２０-1が自身のプロセッサ１の動作異常を検出す
ると、動作異常を検出したことが、割り込みＩＮＴＲＥ
ＱＡ（ＷＤＴＯＵＴ）を用いてプロセッサ２に通知され
る。従って、図１のような動作異常検出のための通信処
理が不要になり、通信処理のオーバーヘッドを無くすこ
とができる。これにより、通信処理の時間を他のタスク
処理に費やすことが可能になり、システム全体のパフォ
ーマンスを向上できる。また、動作異常検出のための通
信処理プログラムの作成作業やバグ修正作業が不要にな
り、開発期間の短縮化を図れる。
【００３７】また本実施形態によれば、動作異常の検出
の通知にＩＮＴＲＥＱＡを用いているため、動作異常の
態様に応じた柔軟な対応を実現できるようになる。
【００３８】即ち本実施形態では、プロセッサ１が動作
異常状態になると、ＩＮＴＲＥＱＡを用いてプロセッサ
２の割り込みハンドラ１２-2が起動する。そして、起動
した割り込みハンドラ１２-2が、まず、診断要求割り込
みＩＮＴＲＥＱＢ（ＩＮＴＯＵＴ）を発生するための処
理を行う。これにより、プロセッサ１の動作異常に対す
る第１段階の対処として、プロセッサ１による自己診断
処理が行われるようになる。従って、例えばタスクから
の応答が返ってこないため単にデッドロックしているに
すぎない場合等にも、プロセッサ１をリセットすること
なくこれに対処できるようになる。
【００３９】そして、プロセッサ２からの診断要求割り
込みＩＮＴＲＥＱＢに対して、プロセッサ１からの応答
ＩＮＴＡＣＫが無かった場合に初めて、第２段階の対処
としてプロセッサ１がリセットされる。
【００４０】即ち本実施形態によれば、単なるデッドロ
ック状態に入っただけではプロセッサ１がリセットされ
ることは無く、自己診断処理も行えないような動作異常
状態になった場合に初めてプロセッサ１がリセットされ
る。従って、動作異常の態様に応じた段階的な対処が可
能になる。
【００４１】例えばシングルプロセッサシステムにおい
ては、通常、ＷＤＴ（ウォッチドッグタイマ）の出力は
自身のプロセッサのリセット端子に直接入力される。従
って、動作異常が検出されるとプロセッサがすぐにリセ
ットされてしまうことになり、自己診断処理により動作
異常を回復するというような段階的な処理の余地が全く
無い。
【００４２】これに対してマルチプロセッサシステムの
本実施形態では、例えばプロセッサ１が動作異常状態で
ある場合にも、プロセッサ２については正常動作を期待
できる。従って、プロセッサ２の割り込み処理動作によ
り、システム異常の段階的な回復を実現できるようにな
る。
【００４３】また、例えばシングルプロセッサシステム
においてＷＤＴの出力を自身のプロセッサの割り込み端
子に入力する手法も考えられる。しかしながら、この手
法では、割り込みも受け付け得ないような動作異常状態
にプロセッサが陥っている場合には、システム異常を永
遠に回復できないことになる。
【００４４】これに対してマルチプロセッサシステムの
本実施形態では、例えば割り込みも受け付け得ないよう
な動作異常状態にプロセッサ１が陥っていた場合にも、
プロセッサ２については正常動作を期待できる。従っ
て、割り込みも受け付け得ないような動作異常状態にプ
ロセッサ１が陥っているか否かが、プロセッサ２が発生
する割り込みを利用してまず判断され、そのような状態
に陥っていると判断された場合には、プロセッサ１がリ
セットされる。
【００４５】従って、本実施形態によれば、ＷＤＴの出
力を自身のプロセッサの割り込み端子に入力するシング
ルプロセッサシステムと異なり、割り込みも受け付け得
ないような動作異常状態にプロセッサ１が陥っている場
合においても、システム異常を確実に回復できるように
なる。
【００４６】２．プロセッサが３個（或いは３個以上）
の場合 図３に、本実施形態のマルチプロセッサシステムのブロ
ック図の他の例を示す。図３は、マルチプロセッサシス
テムが３個のプロセッサ１、２、３を含む場合の例であ
る。
【００４７】図３では、プロセッサ１からのＷＤＴＯＵ
Ｔ、ＩＮＴＯＵＴ、ＲＳＴＯＵＴは、各々、ＩＮＴＲＥ
ＱＡ、ＩＮＴＲＥＱＢ、ＲＥＳＥＴとしてプロセッサ２
に入力される。そしてプロセッサ２からのＩＮＴＡＣＫ
はＩＮＴＣＬＲとしてプロセッサ１に入力される。
【００４８】またプロセッサ２からのＷＤＴＯＵＴ、Ｉ
ＮＴＯＵＴ、ＲＳＴＯＵＴは、各々、ＩＮＴＲＥＱＡ、
ＩＮＴＲＥＱＢ、ＲＥＳＥＴとしてプロセッサ３に入力
される。そしてプロセッサ３からのＩＮＴＡＣＫはＩＮ
ＴＣＬＲとしてプロセッサ２に入力される。
【００４９】またプロセッサ３からのＷＤＴＯＵＴ、Ｉ
ＮＴＯＵＴ、ＲＳＴＯＵＴは、各々、ＩＮＴＲＥＱＡ、
ＩＮＴＲＥＱＢ、ＲＥＳＥＴとしてプロセッサ１に入力
される。そしてプロセッサ１からのＩＮＴＡＣＫはＩＮ
ＴＣＬＲとしてプロセッサ３に入力される。
【００５０】更に図３では、プロセッサ１、２、３の共
有メモリ４０が設けられている。この共有メモリ４０
は、動作異常状態にあるプロセッサのＩＤ（識別情報）
等を記憶するためのものである。どのプロセッサが動作
異常状態にあるのかを知ったプロセッサは、動作異常状
態にあるプロセッサのＩＤを共有メモリ４０に書き込
む。そして、他のプロセッサは、この書き込まれたＩＤ
を読み出すことで、どのプロセッサが動作異常状態にあ
るのかを知ることができる。
【００５１】図３のマルチプロセッサシステムの動作に
ついて簡単に説明する。
【００５２】例えば図３においてプロセッサ１が動作異
常状態になった場合を考える。この場合には、プロセッ
サ１のウォッチドッグタイマＷＤＴが動作異常を検出
し、ＷＤＴＯＵＴをアクティブにする。これにより、プ
ロセッサ２に対する異常検出割り込みＩＮＴＲＥＱＡが
発生する。
【００５３】ＩＮＴＲＥＱＡを受け付けたプロセッサ２
は、まず、プロセッサ１が動作異常状態にあることを他
のプロセッサに伝えるための処理を行う。即ち、プロセ
ッサ１のＩＤを共有メモリ４０に書き込む。次に、ＩＮ
ＴＯＵＴをアクティブにし、プロセッサ１に自己診断処
理を行わせるための診断要求割り込みＩＮＴＲＥＱＢ
を、プロセッサ１に対してではなく、後段のプロセッサ
３に対して発生する。
【００５４】ＩＮＴＲＥＱＢを受け付けたプロセッサ３
は、まず、共有メモリ４０のＩＤを読み出す。そして、
動作異常状態にあるプロセッサが自身の後段のプロセッ
サ１であると、読み出したＩＤに基づいて判断すると、
ＩＮＴＯＵＴをアクティブにし、プロセッサ１に自己診
断処理を行わせるためのＩＮＴＲＥＱＢを後段のプロセ
ッサ１に対して発生する。
【００５５】ＩＮＴＲＥＱＢを受け付けたプロセッサ１
は、まず、共有メモリ４０のＩＤを読み出す。そして、
動作異常状態にあるプロセッサが自身であると、読み出
したＩＤに基づいて判断すると、自己診断処理を行い、
必要に応じて動作異常を回復するための処理を行う。
【００５６】図３の第１の特徴は、割り込みＩＮＴＲＥ
ＱＡ（ＷＤＴＯＵＴ）、ＩＮＴＲＥＱＢ（ＩＮＴＯＵ
Ｔ）を、プロセッサ１から２、プロセッサ２から３、プ
ロセッサ３から１というように、ループ状に接続してい
る点にある。より具体的には、例えばプロセッサ１が動
作異常を検出しＩＮＴＲＥＱＡが発生した場合に、プロ
セッサ２は、ＩＮＴＯＵＴをアクティブにし、プロセッ
サ１に対してではなく、プロセッサ３に対してＩＮＴＲ
ＥＱＢを発生する。そして、このＩＮＴＲＥＱＢを受け
付けたプロセッサ３が、プロセッサ１に対するＩＮＴＲ
ＥＱＢを発生することで、プロセッサ１が自己診断処理
を実行するようになる。即ち、プロセッサ１に自己診断
処理を行わせるための割り込みが、プロセッサ２からプ
ロセッサ３を介してプロセッサ１に伝えられるようにな
る。
【００５７】このようにすれば、プロセッサ２からプロ
セッサ１に直接接続される割り込み信号線を設ける必要
が無くなる。従って、割り込みの信号線の数等を節約で
き、ハードウェア資源の効率的な利用を図れるようにな
る。
【００５８】また、プロセッサ１から出力される割り込
みは全てプロセッサ２に入力され、プロセッサ２から出
力される割り込みは全てプロセッサ３に入力され、プロ
セッサ３から出力される割り込みは全てプロセッサ１に
入力されるようになる。従って、割り込み信号の伝達方
向が単一の方向になり、割り込み信号の接続の単純化、
割り込み制御の簡易化等を図れるようになる。
【００５９】そして、このように割り込み信号をループ
状に接続した場合には、どのプロセッサが動作異常状態
にあるかがわからなくなる可能性がある。そこで図３で
は、どのプロセッサが動作異常状態にあるかを伝えるた
めの処理を行うようにしている。より具体的には、例え
ばプロセッサ１が動作異常状態にある場合には、プロセ
ッサ２が共有メモリ４０に対してプロセッサ１のＩＤを
書き込む。これにより、プロセッサ３、１は、プロセッ
サ１が動作異常状態にあることを知ることができる。
【００６０】なお図３では、動作異常状態にあるプロセ
ッサの情報を伝えるための処理を、共有メモリ４０を利
用して実現しているが、プロセッサ１、２、３間で直接
通信することで、どのプロセッサが動作異常状態にある
のかをプロセッサ間で伝え合うようにしてもよい。
【００６１】３．割り込み処理の詳細 次に、本実施形態で行われる割り込み処理の詳細につい
て図４〜図９のフローチャートを用いて説明する。
【００６２】図４、図５は、プロセッサが２個の場合
（図２）のフローチャートである。まず、異常検出割り
込みＩＮＴＲＥＱＡによる割り込み処理について図４の
フローチャートを用いて説明する。
【００６３】相手プロセッサ（例えばプロセッサ１）か
らの異常検出割り込みＩＮＴＲＥＱＡ（ＷＤＴＯＵＴ）
が割り込みコントローラＩＴＣにより受け付けられる
と、ＩＮＴＲＥＱＡによる割り込みハンドラ（図２の割
り込みハンドラ１２-2）が起動する（ステップＳ１）。
なお、割り込みコントローラＩＴＣは、割り込みを受け
付けると、すぐに割り込み応答ＩＮＴＡＣＫを出力する
ことになる。
【００６４】次に、起動した割り込みハンドラは制御レ
ジスタの割り込みビットに１をセットし、相手プロセッ
サ（プロセッサ１）に対して診断要求割り込みＩＮＴＯ
ＵＴ（ＩＮＴＲＥＱＢ）を発生する（ステップＳ２）。
【００６５】次に、相手プロセッサ（プロセッサ１）か
らの応答ＩＮＴＣＬＲ（ＩＮＴＡＣＫ）があったか否か
を判断し（ステップＳ３）、応答があった場合には割り
込み処理を終了する（ステップＳ４）。一方、応答が無
い場合には、相手プロセッサに対して割り込みＩＮＴＯ
ＵＴを発生してから所与の期間経過するまで待つ（ステ
ップＳ５）。そして、所与の期間経過しても応答が無い
場合には、割り込みハンドラは制御レジスタのリセット
ビットに１をセットし、相手プロセッサ（プロセッサ
１）に対してリセットＲＳＴＯＵＴ（ＲＥＳＥＴ）を出
力する（ステップＳ６）。これにより、相手プロセッサ
はリセットされ、システム異常が解消される。
【００６６】次に、診断要求割り込みＩＮＴＲＥＱＢに
よる割り込み処理について図５のフローチャートを用い
て説明する。
【００６７】相手プロセッサ（例えばプロセッサ２）が
発生したＩＮＴＲＥＱＢ（ＩＮＴＯＵＴ）がＩＴＣによ
り受け付けられると、ＩＮＴＲＥＱＢによる割り込みハ
ンドラ（図２の割り込みハンドラ１２-1）が起動する
（ステップＴ１）。そして、起動した割り込みハンドラ
は自己診断処理を実行する（ステップＴ２）。次に、自
己診断処理により、自身のプロセッサ（プロセッサ１）
に異常があるか否かを判断し（ステップＴ３）、異常が
ない場合には割り込み処理を終了する（ステップＴ
４）。一方、異常がある場合には、異常回復処理を実行
する（ステップＴ５）。このようにすることで、タスク
からの応答が返ってこないためデッドロックしているに
すぎない場合等に、プロセッサをリセットすることな
く、システム異常を回復できるようになる。
【００６８】図６〜図９は、プロセッサが３個以上の場
合（図３）のフローチャートである。まず、ＩＮＴＲＥ
ＱＡによる割り込み処理について図６のフローチャート
を用いて説明する。
【００６９】前段のプロセッサ（例えばプロセッサ１）
からのＩＮＴＲＥＱＡ（ＷＤＴＯＵＴ）がＩＴＣにより
受け付けられると、ＩＮＴＲＥＱＡによる割り込みハン
ドラ（プロセッサ２の割り込みハンドラ）が起動する
（ステップＵ１）。そして、起動した割り込みハンドラ
は、共有メモリの所与のエリアに、動作異常状態のプロ
セッサ（プロセッサ１）のＩＤを書き込む（ステップＵ
２）。次に、割り込みハンドラは、制御レジスタの割り
込みビットに１をセットし、後段のプロセッサ（プロセ
ッサ３）に対してＩＮＴＯＵＴ（ＩＮＴＲＥＱＢ）を発
生する（ステップＵ３）。そして、後段のプロセッサ
（プロセッサ３）からの応答ＩＮＴＣＬＲ（ＩＮＴＡＣ
Ｋ）があったか否かを判断し（ステップＵ４）、応答が
あった場合には割り込み処理を終了する（ステップＵ
５）。
【００７０】次に、ＩＮＴＲＥＱＢによる割り込み処理
について図７のフローチャートを用いて説明する。
【００７１】前段のプロセッサ（例えばプロセッサ２又
は３）が発生したＩＮＴＲＥＱＢ（ＩＮＴＯＵＴ）がＩ
ＴＣにより受け付けられると、ＩＮＴＲＥＱＢによる割
り込みハンドラ（プロセッサ３又は１の割り込みハンド
ラ）が起動する（ステップＶ１）。そして、起動した割
り込みハンドラは、共有メモリから、動作異常状態のプ
ロセッサ（プロセッサ１）のＩＤを読み出す（ステップ
Ｖ２）。
【００７２】次に、読み出したＩＤ（プロセッサ１のＩ
Ｄ）が自身のプロセッサのＩＤと一致するか否かを判断
する（ステップＶ３）。そして一致した場合には（例え
ば自身がプロセッサ１である場合には）、図８のステッ
プＶ８に移行する。
【００７３】次に、読み出したＩＤが後段のプロセッサ
のＩＤと一致するか否かを判断する（ステップＶ４）。
そして一致した場合には（例えば自身がプロセッサ３で
後段がプロセッサ１である場合には）、図９のステップ
Ｖ１２に移行する。
【００７４】読み出したＩＤが、自身のＩＤにも後段の
プロセッサのＩＤにも一致しなかった場合には（例えば
自身がプロセッサ２である場合には）、制御レジスタの
割り込みビットに１をセットし、後段のプロセッサ（プ
ロセッサ３）に対してＩＮＴＯＵＴ（ＩＮＴＲＥＱＢ）
を発生する（ステップＶ５）。そして、後段のプロセッ
サ（プロセッサ３）からの応答ＩＮＴＣＬＲ（ＩＮＴＡ
ＣＫ）があったか否かを判断し（ステップＶ６）、応答
があった場合には割り込み処理を終了する（ステップＶ
７）。
【００７５】図７のステップＶ３で、読み出したＩＤが
自身のプロセッサのＩＤと一致した場合には（例えば自
身がプロセッサ１である場合には）、自己診断処理を実
行する（ステップＶ８）。次に、自己診断処理により、
自身のプロセッサ（プロセッサ１）に異常があるか否か
を判断し（ステップＶ９）、異常がない場合には割り込
み処理を終了する（ステップＶ１０）。一方、異常があ
る場合には、異常回復処理を実行する（ステップＶ１
１）。
【００７６】図７のステップＶ４で、読み出したＩＤが
後段のプロセッサのＩＤと一致した場合には（例えば自
身がプロセッサ３で後段がプロセッサ１である場合に
は）、制御レジスタの割り込みビットに１をセットし、
後段のプロセッサ（プロセッサ１）に対してＩＮＴＯＵ
Ｔ（ＩＮＴＲＥＱＢ）を発生する（ステップＶ１２）。
そして、後段のプロセッサ（プロセッサ１）からの応答
ＩＮＴＣＬＲ（ＩＮＴＡＣＫ）があったか否かを判断し
（ステップＶ１３）、応答があった場合には割り込み処
理を終了する（ステップＶ１４）。一方、応答が無い場
合には、後段のプロセッサに対して割り込みＩＮＴＯＵ
Ｔを発生してから所与の期間経過するまで待つ（ステッ
プＶ１５）。そして、所与の期間経過しても応答が無い
場合には、割り込みハンドラは制御レジスタのリセット
ビットに１をセットし、後段のプロセッサ（プロセッサ
１）に対してリセットＲＳＴＯＵＴ（ＲＥＳＥＴ）を出
力する（ステップＶ１６）。これにより、後段のプロセ
ッサはリセットされ、システム異常が解消される。
【００７７】４．電子機器 図１０に、図２、図３のマルチプロセッサシステムを含
む電子機器のブロック図の一例を示す。この電子機器
は、マルチプロセッサシステム５００、入力部５０２、
メモリ５０４、電源生成部５０６、画像出力部５０８、
音出力部５１０を含む。
【００７８】ここで、入力部５０２は、種々のデータを
入力するためのものである。マルチプロセッサシステム
５００は、この入力部５０２により入力されたデータに
基づいて種々の処理を行うことになる。メモリ５０４
は、マルチプロセッサシステム５００などの作業領域と
なるものである。電源生成部５０６は、電子機器で使用
される各種電源を生成するためのものである。画像出力
部５０８は、マルチプロセッサシステム５００の制御の
下で、電子機器が表示する各種の画像（文字、アイコ
ン、グラフィック、ゲーム画像等）を出力するためのも
のであり、その機能は、ＬＣＤ、ＣＲＴ又は画像生成Ｉ
Ｃなどのハードウェアにより実現できる。音出力部５１
０は、マルチプロセッサシステム５００の制御の下で、
電子機器が出力する各種の音（音声、効果音、バックグ
ラウンド音楽、ゲーム音等）を出力するためのものであ
り、その機能は、スピーカ又は音生成ＩＣなどのハード
ウェアにより実現できる。
【００７９】図１１（Ａ）に、電子機器の１つであるパ
ーソナルコンピュータ５７０の外観図の例を示す。この
パーソナルコンピュータ５７０は、入力部として機能す
るキーボード５７２を備える。そして、ＬＣＤ５７４に
は文字、数字、グラフィックなどが表示される。
【００８０】図１１（Ｂ）に、電子機器の１つであるゲ
ーム装置５８０の外観図の例を示す。このゲーム装置５
８０は、入力部として機能するコントローラ５８２を備
える。そして、ＣＲＴ６１０にはゲーム画像が表示さ
れ、スピーカ６００からはゲーム音が出力される。
【００８１】図２、図３の構成のマルチプロセッサシス
テムによれば、プロセッサが動作異常状態になった場合
にも、その動作異常を適正に検出し、システム異常を解
消するための適正な対処を実現できるようになり、シス
テムの信頼性を高めることができる。従って、図２、図
３のマルチプロセッサシステムを組み込んだ図１０〜図
１１（Ｂ）の電子機器においても、その信頼性の向上を
期待できるようになる。
【００８２】なお本実施形態を利用できる電子機器とし
ては、図１１（Ａ）、（Ｂ）に示すもの以外にも、携帯
型情報処理装置、カーナビゲーション装置、ワードプロ
セッサ、タッチパネルを備えた装置、デジタルカメラ、
ハードディスク装置、光ディスク（ＣＤ、ＤＶＤ）装
置、光磁気ディスク（ＭＯ）装置、オーディオ機器、電
子手帳、ＰＯＳ端末、プロジェクタ、プリンタ等、種々
の電子機器を考えることができる。
【００８３】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。
【００８４】例えば、本発明のうち従属請求項に係る発
明においては、従属先の請求項の構成要件の一部を省略
する構成とすることもできる。また、本発明の１の独立
請求項に係る発明の要部を、他の独立請求項に従属させ
ることもできる。
【００８５】また、プロセッサの動作異常を検出する動
作異常検出手段としては、本実施形態で説明したような
ウォッチドッグタイマが特に望ましいが、これに限定さ
れるものではない。例えば、プロセッサのアクセスエリ
アが正しいか否かを検出することでプロセッサの動作異
常を検出するようにしてもよい。即ち、例えば、プロセ
ッサが、本来書き込み不可であるＲＯＭのエリアに対し
て書き込みアクセスを行った場合には、プロセッサが動
作異常状態にあると判断する。このように、動作異常検
出手段としては、本実施形態で説明したもの以外にも種
々の変形実施が可能である。
【００８６】また本実施形態では、動作異常割り込みを
受け付けて行う異常回復のための所与の処理として、自
己診断割り込みを発生する処理や、プロセッサをリセッ
トする処理を例に挙げた。しかしながら、動作異常割り
込みを受け付けて行う所与の処理としては、システムの
異常回復に役立つ処理であれば、種々の処理を考えるこ
とができる。
【００８７】また３個以上のプロセッサを含むマルチプ
ロセッサシステムにおいて、どのプロセッサが動作異常
状態にあるかを伝えるための処理としては、図３に示す
ような共有メモリを利用する処理以外にも種々のものを
考えることができる。例えばプロセッサ間で直接通信を
行って、どのプロセッサが動作異常状態にあるかを伝え
合うようにしてもよい。
【００８８】また、本発明のマルチプロセッサシステム
や電子機器の構成も、図２、図３、図１０〜図１１
（Ｂ）で説明したものに限定されるものでなく、種々の
変形実施が可能である。
【図面の簡単な説明】
【図１】通信処理を利用した従来の動作異常検出につい
て説明するための図である。
【図２】プロセッサが２個の場合の本実施形態のマルチ
プロセッサシステムのブロック図の例である。
【図３】プロセッサが３個の場合の本実施形態のマルチ
プロセッサシステムのブロック図の例である。
【図４】プロセッサが２個の場合のＩＮＴＲＥＱＡによ
る割り込み処理の詳細について説明するためのフローチ
ャートである。
【図５】プロセッサが２個の場合のＩＮＴＲＥＱＢによ
る割り込み処理の詳細について説明するためのフローチ
ャートである。
【図６】プロセッサが３個以上の場合のＩＮＴＲＥＱＡ
による割り込み処理の詳細について説明するためのフロ
ーチャートである。
【図７】プロセッサが３個以上の場合のＩＮＴＲＥＱＢ
による割り込み処理の詳細について説明するためのフロ
ーチャートである。
【図８】プロセッサが３個以上の場合のＩＮＴＲＥＱＢ
による割り込み処理の詳細について説明するためのフロ
ーチャートである。
【図９】プロセッサが３個以上の場合のＩＮＴＲＥＱＢ
による割り込み処理の詳細について説明するためのフロ
ーチャートである。
【図１０】マルチプロセッサシステムが組み込まれる電
子機器のブロック図の例である。
【図１１】図１１（Ａ）、（Ｂ）は、種々の電子機器の
外観図の例である。
【符号の説明】
１０-1、１０-2 プロセッサコア １２-1、１２-2 割り込みハンドラ ２０-1、２０-2 ＷＤＴ（ウォッチドッグタイマ） ２２-1、２２-2 カウント値レジスタ ２４-1、２４-2 制御レジスタ ２６-1、２６-2 リセット発生回路 ２８-1、２８-2 リセット回路 ３０-1、３０-2 ＩＴＣ（割り込みコントローラ） ４０ 共有メモリ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数のプロセッサを含むマルチプロセッ
    サシステムであって、 前記複数のプロセッサの中の各プロセッサが、 自身のプロセッサの動作異常を検出し、動作異常を検出
    した場合に、自身のプロセッサが動作異常状態であるこ
    とを他のプロセッサに知らせるための異常検出割り込み
    を他のプロセッサに対して発生する動作異常検出手段
    と、 他のプロセッサが動作異常状態にあることが異常検出割
    り込みを用いて知らされた場合に、該異常検出割り込み
    を受け付けて、異常回復のための所与の処理を行う手段
    とを含むことを特徴とするマルチプロセッサシステム。
  2. 【請求項２】 請求項１において、 前記所与の処理が、 動作異常状態にある他のプロセッサに自己診断処理を行
    わせるための診断要求割り込みを発生する処理を含むこ
    とを特徴とするマルチプロセッサシステム。
  3. 【請求項３】 請求項２において、 前記所与の処理が、 動作異常状態にある他のプロセッサが前記診断要求割り
    込みを受け付けなかった場合に、該他のプロセッサをリ
    セットする処理を含むことを特徴とするマルチプロセッ
    サシステム。
  4. 【請求項４】 請求項１乃至３のいずれかにおいて、 第１〜第Ｎ（Ｎ≧３）のプロセッサの中の第Ｋ（１≦Ｋ
    ≦Ｎ）のプロセッサが異常検出割り込みを発生した場合
    に、第Ｋのプロセッサの後段のプロセッサは、第Ｋのプ
    ロセッサが動作異常状態にあることを他のプロセッサに
    伝えるための処理を行うと共に、第Ｋのプロセッサに自
    己診断処理を行わせるための診断要求割り込みを自身の
    後段のプロセッサに対して発生し、 第Ｋのプロセッサ並びに第Ｋのプロセッサの前段及び後
    段のプロセッサ以外のプロセッサは、自身の前段のプロ
    セッサからの診断要求割り込みを受け付けた場合に、第
    Ｋのプロセッサに自己診断処理を行わせるための診断要
    求割り込みを自身の後段のプロセッサに対して発生し、 第Ｋのプロセッサの前段のプロセッサは、自身の前段の
    プロセッサからの診断要求割り込みを受け付けた場合
    に、第Ｋのプロセッサに対して診断要求割り込みを発生
    し、 第Ｋのプロセッサは、自身の前段のプロセッサからの診
    断要求割り込みを受け付けた場合に、自己診断処理を行
    うことを特徴とするマルチプロセッサシステム。
  5. 【請求項５】 請求項４において、 第Ｋのプロセッサが動作異常状態にあることを他のプロ
    セッサに伝えるための前記処理が、第Ｋのプロセッサの
    識別情報を記憶部に書き込む処理であり、 他のプロセッサは、前記記憶部から前記識別情報を読み
    出して、自身が第Ｋのプロセッサの前段のプロセッサか
    否か、或いは自身が第Ｋのプロセッサか否かを判断する
    ことを特徴とするマルチプロセッサシステム。
  6. 【請求項６】 請求項１乃至５のいずれかにおいて、 前記動作異常検出手段がウォッチドッグタイマであり、 該ウォッチドッグタイマの出力が異常検出割り込みとし
    て用いられることを特徴とするマルチプロセッサシステ
    ム。
  7. 【請求項７】 請求項１乃至６のいずれかのマルチプロ
    セッサシステムと、 データを入力するための入力手段と、 前記マルチプロセッサシステムの制御の下で画像及び音
    の少なくとも一方を出力するための手段とを含むことを
    特徴とする電子機器。
JP11119838A 1999-04-27 1999-04-27 マルチプロセッサシステム及び電子機器 Withdrawn JP2000311155A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11119838A JP2000311155A (ja) 1999-04-27 1999-04-27 マルチプロセッサシステム及び電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11119838A JP2000311155A (ja) 1999-04-27 1999-04-27 マルチプロセッサシステム及び電子機器

Publications (1)

Publication Number Publication Date
JP2000311155A true JP2000311155A (ja) 2000-11-07

Family

ID=14771517

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11119838A Withdrawn JP2000311155A (ja) 1999-04-27 1999-04-27 マルチプロセッサシステム及び電子機器

Country Status (1)

Country Link
JP (1) JP2000311155A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006082657A1 (ja) * 2005-02-07 2006-08-10 Fujitsu Limited マルチｃｐｕコンピュータおよびシステム再起動方法
WO2013121502A1 (ja) 2012-02-13 2013-08-22 三菱電機株式会社 プロセッサシステム
JP2013207870A (ja) * 2012-03-27 2013-10-07 Brother Ind Ltd 充電装置及び印刷システム
KR102222723B1 (ko) * 2020-01-31 2021-03-04 엘에스일렉트릭(주) 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 기술

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006082657A1 (ja) * 2005-02-07 2006-08-10 Fujitsu Limited マルチｃｐｕコンピュータおよびシステム再起動方法
JPWO2006082657A1 (ja) * 2005-02-07 2008-06-26 富士通株式会社 マルチｃｐｕコンピュータおよびシステム再起動方法
US7716520B2 (en) 2005-02-07 2010-05-11 Fujitsu Limited Multi-CPU computer and method of restarting system
JP4489802B2 (ja) * 2005-02-07 2010-06-23 富士通株式会社 マルチｃｐｕコンピュータおよびシステム再起動方法
WO2013121502A1 (ja) 2012-02-13 2013-08-22 三菱電機株式会社 プロセッサシステム
JP2013207870A (ja) * 2012-03-27 2013-10-07 Brother Ind Ltd 充電装置及び印刷システム
KR102222723B1 (ko) * 2020-01-31 2021-03-04 엘에스일렉트릭(주) 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 기술

Similar Documents

Publication Publication Date Title
JPS60100252A (ja) マルチプロセツサ用配電システム
US7685473B2 (en) Computer system, method of detecting a stall in a computer system, and signal-bearing medium embodying a program causing a computer system to perform a method of detecting a stall in a computer system
JP2000187600A (ja) ウオッチドッグタイマ方式
US6643796B1 (en) Method and apparatus for providing cooperative fault recovery between a processor and a service processor
JP2000311155A (ja) マルチプロセッサシステム及び電子機器
JPS6324440A (ja) 多重プロセッサ・システム用システム管理装置
US7243257B2 (en) Computer system for preventing inter-node fault propagation
JP4102814B2 (ja) 入出力制御装置，情報制御装置及び情報制御方法
JP4322606B2 (ja) ウォッチドッグタイマ
KR100687616B1 (ko) 프로세서의 장애 감지 복구 장치 및 그 방법
JPH1115661A (ja) Ｃｐｕの自己診断方法
JPS6159565A (ja) マルチコンピユ−タシステムの割込入力装置
JP2002366451A (ja) マルチプロセッサシステム
JPH06214831A (ja) 中央処理装置の異常検出装置
JPH09204408A (ja) コンピュータ診断処理システム
JPS58107932A (ja) 共通バス障害チエツク方式
JPH01292562A (ja) マルチｃｐｕシステム
JPH0253169A (ja) マルチマイクロプロセッサシステムの故障検知装置
JPH0822441A (ja) 情報処理装置およびその通信エラー検出方法
JPS59144246A (ja) デ−タ受信制御方式
JPH03209523A (ja) 命令データエラー検出方式
JP2001117796A (ja) コンピュータ装置及びプログラム記録媒体
JPH02114362A (ja) 並列演算装置
JP2006119905A (ja) 障害検出装置及びコンピュータシステム
JPS5858630A (ja) 集中制御システムにおけるｄｍａ機能診断方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060704