KR102222723B1

KR102222723B1 - 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 기술

Info

Publication number: KR102222723B1
Application number: KR1020200011868A
Authority: KR
Inventors: 김형규
Original assignee: 엘에스일렉트릭(주)
Priority date: 2020-01-31
Filing date: 2020-01-31
Publication date: 2021-03-04

Abstract

본 발명은 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치 및 그에 제어 방법에 관한 것으로, 듀얼 CPU(MPU) 시스템을 활용하여 종래의 내부 Watchdog 장치 및 외부 Watchdog IC를 사용하는 외부 Watchdog 장치의 문제점을 해결하기 위한 방법을 제공한다.
듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치에 있어서, 외부 노이즈나 환경 요인에 의한 오류가 없는 서브 MPU는, 메인 MPU의 상태를 주기적으로 모니터링하고, 이상 동작 검출 시 메인 MPU를 하드웨어적으로 리셋시킬 수 있다.
보다 구체적으로, 메인 MPU의 통신 단자와 서브 MPU의 통신 단자가 서로 연결되어 주기적으로 통신을 수행하며, 서브 MPU는 정상적인 통신 패킷이 수신되지 않는 것에 근거하여 메인 MPU의 이상 동작을 검출할 수 있고, 서브 MPU의 I/O 단자 내의 적어도 하나의 I/O 핀과 메인 MPU의 하드웨어 리셋 핀이 서로 연결되어, 상기 메인 MPU의 이상 동작 검출 시, 서브 MPU의 I/O 핀을 이용하여 메인 MPU를 리셋시킬 수 있다
또한, 본 발명은, MPU가 초기 부팅 중이거나, 디버깅이나 프로그램 다운로드를 위해 JTAG과 연결되어 있는지 여부를 판단하여, 상기 경우에는 메인 MPU를 리셋시키지 않는 방법을 제공한다.

Description

듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 기술{External Watchdog solution in dual CPU(MPU) system}

본 발명은 외부 Watchdog 장치 및 그 제어 방법에 관한 것으로, 보다 구체적으로는 듀얼 MPU(Micro Processing Unit) 시스템을 활용한 외부 Watchdog 장치 및 이의 제어 방법에 관한 것이다.

MPU(Micro Processing Unit)는 일반적으로 시스템이 멈추거나 무한루프에 빠지는 상황을 모니터링하기 위한 Watchdog Timer(WDT)를 내장하고 있다.

소프트웨어적으로 매 기능 함수 내에서 또는 일정 시간마다 Watchdog Timer(WDT)를 리셋시키고, 일정 시간 동안 타이머가 리셋되지 않으면, 특정 오류 상황에 의해 시스템이 멈추거나 무한루프에 빠졌다고 판단하고, 내부적으로 시스템을 초기화한다.

그러나 Watchdog Timer(WDT) 또한 MPU에 내장되어 있기 때문에, Watchdog Timer(WDT) 하드웨어 블록 자체가 동작하지 않거나, RTOS (Real Time Operationg System)를 탑재한 복잡한 시스템의 경우 내부 Watchdog만으로 시스템의 오류 상황을 검출하지 못하는 경우가 빈번히 일어난다.

이러한 문제를 해결하기 위하여 MPU의 제어를 받지 않는 외부 Watchdog IC를 사용하는 외부 Watchdog 장치가 제안되었다.

보다 구체적으로, 외부 Watchdog 장치에서, MPU는 주기적으로 Pulse를 출력하고, 외부 Watchdog IC는 입력된 Pulse가 기 정해진 조건에 맞지 않으면, 출력 신호를 High에서 Low로 바꾸어 MPU를 물리적으로 리셋시킨다.

그러나 외부 Watchdog 장치의 경우, 다음과 같은 문제점이 존재할 수 있다. 먼저, MPU가 외부 Watchdog IC에 주기적으로 Pulse를 출력해야 하기 때문에, 이를 위한 MPU의 추가적인 리소스가 요구된다. 또한, MPU의 부팅시간이 길어질 경우, MPU가 외부 Watchdog에 Pulse를 출력하기 전에 무한 리셋이 걸리는 상황이 발생할 수 있다. 또한, 디버깅 또는 프로그램을 다운로드하기 위해 JTAG 커넥터가 연결되어 있으면, 외부 Watchdog IC가 Pulse를 받지 못하여 시스템을 리셋 시키고, 이로 인해 JTAG 커넥터의 연결이 해제되는 문제가 발생할 수 있다.

본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 하는 것으로, 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치 및 이의 제어 방법을 제공하는 것을 그 목적으로 한다.

또한, 본 발명은, 메인 MPU의 추가 리소스가 필요하거나 메인 MPU의 다른 동작에 영향을 주지 않는 외부 Watchdog 장치를 제공하는 것을 그 목적으로 한다.

또한, 본 발명은, 메인 MPU의 초기 부팅 중에는, 상기 메인 MPU를 리셋시키지 않는 외부 Watchdog 장치를 제공하는 것을 그 목적으로 한다.

또한, 본 발명은, 메인 MPU와 JTAG 연결을 감지하고, 상기 JTAG 연결 중에는, 상기 메인 MPU를 리셋시키지 않는 외부 Watchdog 장치를 제공하는 것을 그 목적으로 한다.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치에 있어서, 하드웨어 리셋 핀과 통신 단자 및 JTAG I/F를 구비하는 메인 MPU(Micro Processing Unit)과 I/O 단자 및 통신 단자를 구비하는 서브 MPU(Micro Processing Unit)를 포함하고, 상기 서브 MPU의 통신 단자는 상기 메인 MPU의 통신 단자와 서로 연결되어 주기적으로 통신을 수행하며, 상기 서브 MPU의 I/O 단자 내의 제1 I/O 핀과 상기 메인 MPU의 하드웨어 리셋 핀이 서로 연결되고, 상기 서브 MPU는 상기 메인 MPU와 주기적인 통신이 정상적으로 수행되지 않는다고 판단되면, 상기 제1 I/O 핀을 이용하여 상기 메인 MPU의 리셋을 제어하는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 상기 제1 I/O 핀의 출력값은 ‘High’ 또는 ‘Low’인 것을 특징으로 하고, 상기 서브 MPU는, 상기 제1 I/O 핀의 출력값을 이용하여 메인 MPU의 리셋을 제어하는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 상기 서브 MPU는, 상기 제1 I/O 핀의 초기 출력값을 ‘High’로 설정하고, 상기 메인 MPU로부터 ‘부팅 완료’ 메시지를 받으면, 상기 메인 MPU의 리셋 제어를 시작하는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 상기 서브 MPU는, 상기 메인 MPU와의 주기적인 통신이 기 설정된 일정 횟수 동안 정상적으로 이루어지지 않으면, 상기 메인 MPU가 이상 동작하였다고 판단하고, 상기 제1 I/O 핀의 출력값을 ‘Low’로 설정하여 메인 MPU를 리셋시키는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 상기 외부 Watchdog 장치는, JTAG 커넥터를 더 포함하고, 상기 서브 MPU의 I/O 단자 내의 제2 I/O 핀과 상기 JTAG 커넥터의 제1 핀이 연결되고, 상기 JTAG 커넥터의 제1 핀과 상기 JTAG 커넥터의 제2 핀이 서로 Short 되도록 연결되는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 상기 서브 MPU는, 상기 서브 MPU의 I/O 단자 내의 제2 I/O 핀에 ‘High’ 또는 ‘Low’ 신호가 입력되는 것에 근거하여, 상기 메인 MPU와 상기 JTAG 커넥터의 연결 여부를 판단하고, 상기 판단 결과에 근거하여, 서브 MPU의 제1 I/O 핀의 출력값을 블럭시키는 것을 특징으로 할 수 있다.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 제어 방법에 있어서, 상기 방법은 서브 MPU에 의해 수행되고, 메인 MPU와 주기적인 통신을 시작하는 단계와 상기 메인 MPU와의 주기적인 통신이 정상적으로 수행되는지 여부를 모니터링하는 단계와 상기 모니터링하는 단계에서 상기 메인 MPU와의 통신이 정상적으로 수행되지 않는 경우, 상기 메인 MPU에 JTAG 커넥터가 연결되었는지 여부를 판단하는 단계 및 상기 판단 결과에 근거하여, 상기 메인 MPU를 리셋시키는 단계를 포함하는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 상기 서브 MPU의 I/O 단자 내의 제1 I/O 핀과 상기 메인 MPU의 하드웨어 리셋 핀이 서로 연결되고, 상기 서브 MPU는, 상기 제1 I/O 핀의 초기 출력값을‘High’로 설정하고, 상기 메인 MPU로부터 ‘부팅 완료’ 메시지를 수신하면, 상기 메인 MPU와 주기적인 통신을 시작하는 단계를 수행하는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 메인 MPU와의 주기적인 통신이 정상적으로 수행되는지 여부를 모니터링하는 단계는, 상기 메인 MPU와의 주기적인 통신이 기 설정된 일정 횟수 동안 정상적으로 이루어지는지 모니터링하는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 상기 서브 MPU의 I/O 단자 내의 제2 I/O 핀과 상기 JTAG 커넥터의 제1 핀이 연결되고, 상기 JTAG 커넥터의 제1 핀과 상기 JTAG 커넥터의 제2 핀이 서로 Short 되도록 연결되며, 상기 메인 MPU에 JTAG 커넥터가 연결되었는지 여부를 판단하는 단계는, 상기 서브 MPU의 제2 I/O 핀에 ‘High’ 또는 ‘Low’ 신호가 입력되는 것을 근거로 하고, 상기 입력된 신호가 ‘Low’이면, 상기 메인 MPU와 상기 JTAG 커넥터가 연결되어 있다고 판단하고, 상기 서브 MPU의 제1 I/O 핀의 출력값을 블럭하는 것을 특징으로 할 수 있다.

일 실시 예에 있어서, 상기 메인 MPU를 리셋시키는 단계는, 상기 서브 MPU의 제1 I/O 핀의 출력값을 ‘Low’로 설정하여 상기 메인 MPU를 리셋시키는 것을 특징으로 할 수 있다.

본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치 및 이의 제어 방법을 제공할 수 있다.

본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 메인 MPU의 추가 리소스가 필요하거나 메인 MPU의 다른 동작에 영향을 주지 않는 외부 Watchdog 장치를 제공할 수 있다.

본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 메인 MPU의 초기 부팅 중에는, 상기 메인 MPU를 리셋시키지 않는 외부 Watchdog 장치를 제공할 수 있다.

본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 메인 MPU와 JTAG 연결을 감지하고, 상기 JTAG 연결 중에는, 상기 메인 MPU를 리셋시키지 않는 외부 Watchdog 장치를 제공할 수 있다.

도 1은 본 발명의 실시 예에 따른 종래의 내부 Watchdog 타이머를 사용하는 MPU 리셋 제어 장치를 도시하는 회로도이다.
도 2는 본 발명의 실시 예에 따른 종래의 외부 Watchdog IC를 사용하는 MPU 리셋 제어 장치를 도시하는 회로도이다.
도 3은 본 발명의 실시 예에 따른 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치를 도시하는 회로도이다.
도 4는 본 발명의 실시 예에 따른 서브 MPU에서 메인 MPU와 JTAG 커넥터의 연결 여부를 감지하는 회로도이다.
도 5는 본 발명의 실시 예에 따른 메인 MPU의 초기 부팅 중 메인 MPU의 리셋을 제어하는 과정을 도시하는 예시도이다.
도 6은 본 발명의 실시 예에 따른 메인 MPU의 이상 동작을 검출하고, JTAG 커넥터 연결 여부를 판단하고, 메인 MPU를 리셋시키는 메인 MPU 리셋 제어 과정을 나타내는 예시도이다.

상술한 본 발명의 목적과 이를 달성하는 본 발명의 구성 및 그의 작용효과는 첨부한 도면을 참조한 본 발명의 바람직한 실시 예에 대한 이하의 설명에 의해서 좀 더 명확히 이해될 수 있을 것이다.

첨부된 도면을 참조하여 본 명세서에 기재된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

먼저 도 1은, 본 발명의 실시 예에 따른 종래의 내부 Watchdog 타이머를 사용하는 MPU 리셋 제어 장치를 도시하는 회로도이다.

MPU(Micro Processing Unit)(100)는 일반적으로 시스템이 멈추거나 무한루프에 빠지는 상황을 모니터링하기 위한 Watchdog Timer(WDT)(110)를 자체적으로 내장하고 있다. 소프트웨어적으로 상기 MPU(100)는 매 기능 함수 내에서 또는 일정 시간마다 Watchdog Timer(WDT)(110)를 리셋시키고(Kick), 일정 시간 동안 타이머가 리셋 되지 않으면, 특정 오류 상황에 의해 시스템이 멈추거나 무한루프에 빠졌다고 판단하고, 내부적으로 시스템을 초기화한다(Reset).

그러나 Watchdog Timer(WDT)(110) 또한 MPU(100)에 내장되어 있기 때문에, Watchdog Timer(WDT)(110) 하드웨어 블록 자체가 동작하지 않거나, RTOS (Real Time Operationg System)를 탑재한 복잡한 시스템의 경우 내부 Watchdog만으로 시스템의 오류 상황을 검출하지 못하는 경우가 일어날 수 있다.

이러한 문제를 해결하기 위하여 MPU의 제어를 받지 않는 외부 Watchdog IC를 사용하는 MPU 리셋 제어 장치가 제안되었다.

도 2는 종래의 외부 Watchdog IC를 사용하는 MPU 리셋 제어 장치를 도시하는 회로도이다.

보다 구체적으로, 외부 Watchdog IC를 사용하는 MPU 리셋 제어 장치에서, MPU(100)의 I/O 단자(110)는 외부 Watchdog IC(200)의 Pulse Input 단자(210)에 주기적으로 Pulse를 출력한다. 이후, 외부 Watchdog IC(200)의 Pulse Input 단자(210)는 입력된 Pulse가 기 설정된 조건에 맞지 않으면, Reset Out 단자(220)의 출력 신호를 High에서 Low로 바꾼다. 이로 인해, MPU(100)의 하드웨어 리셋 핀(120)은 물리적으로 리셋되고, MPU가 초기화된다.

그러나 외부 Watchdog IC를 사용하는 MPU 리셋 제어 장치의 경우, 다음과 같은 문제점이 존재할 수 있다.

첫째, MPU(100)가 외부 Watchdog IC(200)에 주기적으로 Pulse를 출력해야 하기 때문에, 이를 위한 MPU(100)의 추가적인 리소스가 필요하다.

둘째, MPU(100)의 부팅시간이 길어질 경우, MPU(100)에서 Pulse를 출력하기 전에, 외부 Watchdog IC(200)(200)에서는 시스템이 오류 상황에 빠졌다고 판단하고 MPU(100)를 리셋시키고, 이로 인하여 무한 리셋이 발생할 수 있다.

셋째, 디버깅 또는 프로그램을 다운로드하기 위해 JTAG 커넥터가 연결되어 있는 경우, 외부 Watchdog IC(200)는 Pulse를 입력받지 못하게 된다. 하여, 외부 Watchdog IC(200)(200)는 시스템이 오류 상황에 빠졌다고 잘못 판단하고, MPU(100)를 리셋시키고, 이로 인하여 JTAG 커넥터의 연결이 해제되는 문제가 발생할 수 있다.

본 발명은, 상술한 바와 같은 문제점을 해결하기 위하여 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치 및 이의 제어 방법을 제안한다.

복수 개의 MPU(Micro Processing Unit)를 구비하는 PCB를 내장하는 제품에서, 주 기능 및 주변 소자들의 전체적인 관리를 담당하는 MPU(이하 메인 MPU)와 보조적인 연산이나 간단한 기능을 담당하는 MPU(이하 서브 MPU)로 분류할 수 있다.

메인 MPU는 서브 MPU와의 주기적인 통신을 통해 데이터를 취득하며, 서브 MPU는 메인 MPU의 요청에 따라 데이터를 송신하는 간단한 기능을 담당하고, 상기 통신은 UART, SPI, I2C 등 일반적인 CPU 간 통신 솔루션을 모두 포함할 수 있다.

이때, 복잡한 기능을 담당하는 메인 MPU에서는, 외부 노이즈나 환경 요인에 의한 동작 오류나 멈춤 현상이 빈번하게 발생할 수 있다.

하여, 본 발명에서는, 외부 노이즈나 환경 요인에 의한 오류가 없는 서브 MPU를 활용하여, 메인 MPU의 상태를 주기적으로 모니터링하고, 이상 감지 시 메인 MPU를 하드웨어적으로 리셋시키는 방법을 제안한다.

또한, MPU가 초기 부팅 중이거나, 디버깅이나 프로그램 다운로드를 위해 JTAG과 연결되어 있는지 여부를 감지하여, 이 경우에는 메인 MPU를 리셋시키지 않도록 하는 방법을 제공한다.

도 3은, 본 발명의 일 실시 예에 따른 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치를 도시하는 회로도이다.

도 3을 참조하면, 듀얼 CPU(MPU) 시스템을 활용한 외부 Watchdog 장치는, 메인 MPU(300)와 서브 MPU(400) 및 JTAG 커넥터(500)를 포함할 수 있다.

보다 구체적으로, 메인 MPU(300)는, Core(310), 통신 단자(320), 하드웨어 리셋 핀(330), JTAG I/F(340) 등을 포함할 수 있다.

메인 MPU(300)의 통신 단자(320)는 서브 MPU(400)와 주기적으로 통신을 수행하기 위한 인터페이스이고, JTAG I/F(340)는 JTAG 커넥터와의 연결단자이다. 또한, 하드웨어 리셋 핀(330)은, 외부로부터 ‘High’ 또는 ‘Low’ 값을 입력받을 수 있고,‘Low’ 값이 입력되면 메인 MPU(300)를 물리적으로 리셋시킬 수 있다.

한편, 서브 MPU(400)는 메인 MPU(300)와 주기적으로 통신을 수행하는 통신 단자(410)와 외부와의 입출력을 담당하는 I/O 단자(420)를 포함할 수 있다.

본 발명의 일 실시 예에 따르면, 메인 MPU(300)의 통신 단자(320)와 서브 MPU(400)의 통신 단자(410)는 서로 연결되어 주기적으로 통신을 수행한다. 이에 근거하여, 서브 MPU의 통신 단자(410)는 메인 MPU(300)의 통신 단자(320)와 기 설정된 일정 횟수 동안 정상적으로 통신이 이루어지지 않으면, 메인 MPU(300)에 특정 오류가 발생하여 시스템이 멈추거나 무한루프에 빠졌다고 판단할 수 있다.

또한, 본 발명의 일 실시 예에 따르면, 서브 MPU(400)의 I/O 단자(420) 내의 제1 I/O 핀(421)은, 메인 MPU(300)의 하드웨어 리셋 핀(330)과 서로 연결되어, 메인 MPU(300)의 리셋을 제어할 수 있다.

보다 구체적으로, 서브 MPU(400)는 제1 I/O 핀(421)의 출력 값을 기본적으로‘High’로 유지하고, 전술한 바와 같이 메인 MPU(300)에 특정 오류가 발생했다고 판단하면, 제1 I/O 핀(421)의 출력 값을 ‘High’에서 ‘Low’로 바꾸어 메인 MPU(300)를 리셋시킬 수 있다.

또한, 본 발명의 일 실시 예에 따르면, 메인 MPU(300)의 초기 부팅 시간이 길어짐으로 인해 시스템이 무한 리셋되는 문제를 해결하기 위하여, 서브 MPU(400)는 메인 MPU(300)로부터 ‘부팅 완료’ 메시지를 받은 이후에, 메인 MPU(300)의 리셋 제어를 시작할 수 있다.

즉, 메인 MPU(300)로부터 ‘부팅 완료’ 메시지를 받은 이후에, 기 설정된 일정 횟수 동안 정상적으로 통신이 이루어지지 않으면, 메인 MPU(300)에 특정 오류가 발생하여 시스템이 멈추거나 무한루프에 빠졌다고 판단할 수 있다. 이로 인해, 메인 MPU의 초기 부팅 중에 무한 리셋에 빠지는 문제점을 해결할 수 있다.

또한, 본 발명에서는, 메인 MPU(300)가 디버깅 또는 프로그램을 다운로드하기 위해 JTAG 커넥터(500)와 연결되어 있는지 여부를 판단하기 위한 방법을 제공한다.

메인 MPU(300)에 JTAG 커넥터(500)가 연결되어 있으면, 서브 MPU(400)에서는 통신 패킷을 수신할 수 없고, 이로 인해 메인 MPU(300)가 리셋되는 문제가 발생할 수 있다. 하여, 메인 MPU(300)에 JTAG 커넥터(500)가 연결되어 있는지 여부를 감지하기 위한 방법이 요구된다.

도 4는 본 발명의 실시 예에 따른 서브 MPU에서 메인 MPU와 JTAG 커넥터의 연결 여부를 감지하는 회로도를 도시한다.

본 발명의 일 실시 예에 따르면,

서브 MPU(400)의 I/O 단자(420)내의 제2 I/O 핀(422)에 JTAG 커넥터(500)의 연결을 구분하는 제1 핀(501)이 서로 연결되고, JTAG 커넥터(500)의 제1 핀(501)과 제2 핀(502)은 서로 Short 되도록 연결될 수 있다.

따라서, 서브 MPU(400)의 제2 I/O 핀(422)에 ‘High’ 신호가 입력되면, JTAG 커넥터(500)가 연결되어 있지 않다고 판단할 수 있고, ‘Low’ 신호가 입력되면, JTAG 커넥터(500)가 연결되어 있다고 판단할 수 있다. 즉, 서브 MPU는, 서브 MPU(400)의 제2 I/O 핀(422)에 입력되는 신호 값에 근거하여, 메인 MPU(300)와 JTAG 커넥터(500)의 연결 여부를 판단할 수 있다.

서브 MPU(400)는, 제2 I/O 핀(422)에 ‘Low’ 신호가 입력되면, 메인 MPU(300)와 JTAG 커넥터(500)가 연결되었다고 판단하고, 제1 I/O 핀(421)의 출력값을 블럭시켜, 메인 MPU(300)의 리셋에 관여하지 않는다. 따라서, 디버깅이나 프로그램 다운로드를 위해 JTAG 커넥터(500)가 연결된 경우, 메인 MPU(300)가 오류 상황에 빠졌다고 잘못 판단되어 시스템이 리셋되는 문제가 해결될 수 있다.

도 5는, 본 발명의 실시 예에 따른 메인 MPU의 초기 부팅 중 메인 MPU의 리셋을 제어하는 과정을 도시하는 예시도이다.

도 5를 참조하면, 서브 MPU(400)는 메인 MPU(300)로부터 ‘부팅 완료’ 메시지를 받은(S610) 이후에 메인 통신 기능을 시작(S620)한다. 서브 MPU(400)는 메인 MPU(300)와의 주기적인 통신에 근거하여, 메인 MPU(300)의 이상 동작 여부를 판단한다. 하여, 서브 MPU(400)가 ‘부팅 완료’ 메시지를 받은 이후에, 메인 통신 기능을 시작(S620)하는 것은, ‘부팅 완료’ 이전에는 메인 MPU(300)의 이상 동작 여부를 판단하지 않는다는 것을 의미한다. 따라서, 메인 MPU(300)의 초기 부팅 중에 무한 리셋에 빠지는 문제가 해결될 수 있다.

도 6은, 서브 MPU(400)에서 메인 MPU(300)의 이상 동작을 검출하고, 검출 결과에 따라 JTAG 커넥터(500)와 연결되었는지 여부를 판단하고, 그 결과에 근거하여 메인 MPU(300)를 리셋시키는 메인 MPU 리셋 제어 과정을 나타내는 예시도이다.

도 6을 참조하면, 서브 MPU(400)는 메인 통신 기능을 시작(S620)한 후, 메인 MPU(300)로부터 정상적으로 패킷이 수신되는지 여부를 확인(S630)하여, 메인 MPU(300)의 이상 동작 여부를 검출할 수 있다.

보다 구체적으로, 서브 MPU(400)는 메인 MPU(300)의 이상 동작 여부를 판단하는 근거가 되는 Com_Fail_Cnt 카운트 값을 내부적으로 설정할 수 있다. 본 발명의 실시 예에 따라 Com_Fail_Cnt 값을 5라고 설정하되, 이 값은 5로 고정되는 것이 아니라, 메인 MPU와 서브 MPU의 성능에 의해 조절될 수 있음을 분명히 한다.

서브 MPU(400)가 기 설정된 일정 횟수(Com_Fail_Cnt) 동안, 메인 MPU(300)로부터 정상적인 패킷을 수신하지 못하면, 메인 MPU(300)에 특정 오류가 발생하여 시스템이 멈추거나 무한루프에 빠졌다고 판단할 수 있다.

서브 MPU(400)는 메인 MPU(300)로부터 정상적인 패킷을 수신하지 못하면, Com_Fail_Cnt 값을 확인하고(S650), Com_Fail_Cnt 값이 5보다 작으면 Com_Fail_Cnt 값을 하나 증가시키고(S670), 메인 통신 기능을 다시 시작한다(S620).

한편, Com_Fail_Cnt 값이 5보다 같거나 크면, Com_Fail_Cnt 값을 초기화하고(S660), 메인 MPU(300)가 JTAG 커넥터(500)와 연결되어 있는지 여부를 추가로 확인한다(S680). 메인 MPU(300)에 디버깅이나 프로그램 다운을 위해 JTAG 커넥터(500)가 연결된 경우에도, 메인 MPU(300)에 특정 오류가 발생하여 시스템이 멈추거나 무한 루프에 빠진 경우와 같이, 정상적인 패킷 전송을 할 수 없기 때문이다.

메인 MPU(300)와 JTAG 커넥터(500)의 연결 여부는, 서브 MPU(400)의 제2 I/O 핀(422)에 입력되는 신호에 근거하여 판단할 수 있다. 즉, 서브 MPU(400)의 제2 I/O 핀(422)에 ‘Low’ 신호가 입력되면 메인 MPU(300)와 JTAG 커넥터(500)가 연결되었다고 판단한다. 하여, 서브 MPU(300)의 제1 I/O 핀(421)의 출력값을 블럭시키고, 메인 통신 기능을 다시 시작한다(S620).

반면, 서브 MPU(400)의 제2 I/O 핀(422)에 ‘High’ 신호가 입력되면 메인 MPU(300)에 JTAG 커넥터(500)가 연결되어 있지 않다고 판단할 수 있다. 하여, 메인 MPU(300)에 특정 오류가 발생했다고 판단하고, 메인 MPU(300)를 리셋시킨다(S690).

이로 인해, 디버깅 또는 프로그램을 다운로드하기 위해 JTAG 커넥터가 연결되어 있는 경우, 시스템에 오류가 발생했다고 잘못 판단하고 시스템을 리셋시키는 문제점을 해결할 수 있다.

전술한 바와 같이, 본 발명에서는, 외부 노이즈나 환경 요인에 의한 오류가 없는 서브 MPU를 활용하여, 메인 MPU의 상태를 주기적으로 모니터링하고, 이상 감지 시 메인 MPU를 하드웨어적으로 리셋시키는 방법을 제안한다.

또한, MPU가 초기 부팅 중이거나, 디버깅이나 프로그램 다운로드를 위해 JTAG과 연결되어 있는지 여부를 판단하여, 상기 경우에는 메인 MPU를 리셋시키지 않는 방법을 제안한다.

전술한 본 발명은, 프로그램이 기록된 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 매체의 예로는, HDD(Hard Disk Drive), SSD(Solid State Disk), SDD(Silicon Disk Drive), ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있으며, 또한 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한, 상기 컴퓨터는 외부 Watchdog 장치의 MPU(Micro Processing Unit)(100)를 포함할 수도 있다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

100 : MPU(Micro Processing Unit)
110 : WDT (Watchdog Timer)
200 : 외부 Watchdog IC
210 : Pulse Input 단자 220 : Reset Out 단자
300 : 메인 MPU 400 : 서브 MPU
500 : JTAG 커넥터
320 : 메인 MPU의 통신 단자 410 : 서브 MPU의 통신 단자
330 : 하드웨어 리셋 핀 420 : 서브 MPU의 I/O 단자
421 : 서브 MPU의 I/O 단자 내의 제1 I/O 핀
422 : 서브 MPU의 I/O 단자 내의 제2 I/O 핀
501 : JTAG 커넥터의 제1 핀
502 : JTAG 커넥터의 제2 핀
S610 : 메인 MPU로부터 ‘부팅 완료’ 메시지를 수신하는 단계
S620 : 메인 통신 기능 수행을 시작하는 단계
S630 : 메인 MPU의 이상 동작을 검출하는 단계
S640 : 정상적인 통신 패킷 수신 여부를 판단하는 단계
S650 : 메인 MPU의 이상 동작을 검출하는 단계
S680 : 메인 MPU와 JTAG 커넥터 연결 여부를 판단하는 단계;
S690 : 메인 MPU를 리셋시키는 단계;

Claims

메인 MPU 및 서브 MPU에 모두 연결되는 JTAG 커넥터 및 메인 MPU와 서브 MPU를 포함하는 듀얼 MPU 외부 Watchdog 장치에 있어서,
하드웨어 리셋 핀과 통신 단자 및 JTAG I/F를 구비하는 메인 MPU(Micro Processing Unit);
I/O 단자 및 통신 단자를 구비하는 서브 MPU(Micro Processing Unit)를 포함하고,
상기 서브 MPU의 통신 단자는 상기 메인 MPU의 통신 단자와 서로 연결되어 주기적으로 통신을 수행하며,
상기 서브 MPU의 I/O 단자 내의 제1 I/O 핀과 상기 메인 MPU의 하드웨어 리셋 핀이 서로 연결되고,
상기 서브 MPU는,
상기 메인 MPU와 주기적인 통신이 정상적으로 수행되지 않는다고 판단되면, 상기 제1 I/O 핀을 이용하여 상기 메인 MPU의 리셋을 제어하며,
상기 JTAG 커넥터는,
상기 서브 MPU의 I/O 단자 내의 제2 I/O 핀에 연결되는 제1 핀과, 상기 제1 핀과 서로 Short 되도록 형성되는 제2 핀, 및 상기 메인 MPU에 구비된 JTAG I/F에 연결되는 복수의 단자를 포함하여, 상기 메인 MPU 및 상기 서브 MPU 모두에 동시에 연결되도록 형성되며,
상기 서브 MPU는,
상기 제1 핀을 통해 감지되는 신호에 근거하여 상기 JTAG 커넥터의 연결 여부를 검출하는 것을 특징으로 하는, 외부 Watchdog 장치.
제 1 항에 있어서,
상기 제1 I/O 핀의 출력값은 ‘High’ 또는 ‘Low’인 것을 특징으로 하고,
상기 서브 MPU는, 상기 제1 I/O 핀의 출력값을 이용하여 메인 MPU의 리셋을 제어하는 것을 특징으로 하는, 외부 Watchdog 장치.
제2 항에 있어서, 상기 서브 MPU는,
상기 제1 I/O 핀의 초기 출력값을 ‘High’로 설정하고,
상기 메인 MPU로부터 ‘부팅 완료’ 메시지를 받으면, 상기 메인 MPU의 리셋 제어를 시작하는 것을 특징으로 하는, 외부 Watchdog 장치.
제3 항에 있어서, 상기 서브 MPU는,
상기 메인 MPU와의 주기적인 통신이 기 설정된 일정 횟수 동안 정상적으로 이루어지지 않으면, 상기 메인 MPU가 이상 동작하였다고 판단하고, 상기 제1 I/O 핀의 출력값을 ‘Low’로 설정하여 메인 MPU를 리셋시키는 것을 특징으로 하는, 외부 Watchdog 장치.
삭제
제1 항에 있어서, 상기 서브 MPU는,
상기 서브 MPU의 I/O 단자 내의 제2 I/O 핀에 ‘High’ 또는 ‘Low’ 신호가 입력되는 것에 근거하여, 상기 메인 MPU와 상기 JTAG 커넥터의 연결 여부를 판단하고,
상기 판단 결과에 근거하여, 서브 MPU의 제1 I/O 핀의 출력값을 블럭시키는 것을 특징으로 하는, 외부 Watchdog 장치.
메인 MPU 및 서브 MPU에 모두 연결되는 JTAG 커넥터 및 메인 MPU와 서브 MPU를 포함하는 듀얼 MPU 외부 Watchdog 장치의 제어 방법에 있어서, 상기 방법은 상기 서브 MPU에 의해 수행되고,
메인 MPU와 주기적인 통신을 시작하는 단계;
상기 메인 MPU와의 주기적인 통신이 정상적으로 수행되는지 여부를 모니터링하는 단계;
상기 모니터링하는 단계에서 상기 메인 MPU와의 통신이 정상적으로 수행되지 않는 경우, 상기 메인 MPU에 JTAG 커넥터가 연결되었는지 여부를 판단하는 단계; 및
상기 판단 결과에 근거하여, 상기 메인 MPU를 리셋시키는 단계를 포함하며,
상기 JTAG 커넥터는,
상기 서브 MPU의 I/O 단자 내의 제2 I/O 핀에 연결되는 제1 핀과, 상기 제1 핀과 서로 Short 되도록 형성되는 제2 핀, 및 상기 메인 MPU에 구비된 JTAG I/F에 연결되는 복수의 단자를 포함하여, 상기 메인 MPU 및 상기 서브 MPU 모두에 동시에 연결되도록 형성되며,
상기 메인 MPU에 JTAG 커넥터가 연결되었는지 여부를 판단하는 단계는,
상기 서브 MPU가 상기 제1 핀을 통해 감지되는 신호에 근거하여 상기 JTAG 커넥터의 연결 여부를 검출하는 단계임을 특징으로 하는, 외부 Watchdog 제어 방법.
제7 항에 있어서,
상기 서브 MPU의 I/O 단자 내의 제1 I/O 핀과 상기 메인 MPU의 하드웨어 리셋 핀이 서로 연결되고,
상기 서브 MPU는,
상기 제1 I/O 핀의 초기 출력값을‘High’로 설정하고,
상기 메인 MPU로부터 ‘부팅 완료’ 메시지를 수신하면, 상기 메인 MPU와 주기적인 통신을 시작하는 단계를 수행하는 것을 특징으로 하는, 외부 Watchdog 제어 방법.
제7 항에 있어서,
메인 MPU와의 주기적인 통신이 정상적으로 수행되는지 여부를 모니터링하는 단계는,
상기 메인 MPU와의 주기적인 통신이 기 설정된 일정 횟수 동안 정상적으로 이루어지는지 모니터링하는 것을 특징으로 하는, 외부 Watchdog 제어 방법.
제7 항에 있어서,
상기 서브 MPU의 I/O 단자 내의 제2 I/O 핀과 상기 JTAG 커넥터의 제1 핀이 연결되고,
상기 메인 MPU에 JTAG 커넥터가 연결되었는지 여부를 판단하는 단계는,
상기 서브 MPU의 제2 I/O 핀에 'High' 또는 'Low' 신호가 입력되는 것을 근거로 하고,
상기 입력된 신호가 'Low'이면, 상기 메인 MPU와 상기 JTAG 커넥터가 연결되어 있다고 판단하고, 상기 서브 MPU의 제1 I/O 핀의 출력값을 블럭하는 것을 특징으로 하는, 외부 Watchdog 제어 방법.
제7 항에 있어서,
상기 메인 MPU를 리셋시키는 단계는,
상기 서브 MPU의 제1 I/O 핀의 출력값을 ‘Low’로 설정하여 상기 메인 MPU를 리셋시키는 것을 특징으로 하는, 외부 Watchdog 제어 방법.