WO2013121502A1 - プロセッサシステム - Google Patents
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Definitions
- the present invention relates to a processor system including a plurality of processor units.
- the description will be focused on a multi-core CPU in which a plurality of processing systems (CPU cores, hereinafter simply referred to as cores) are arranged in one CPU (Central Processing Unit) package.
- CPU Central Processing Unit
- the description in the present specification is also applied to a multi-CPU system and a multi-processor system in which a CPU (single-core CPU or multi-core CPU) is arranged. That is, the “core” of the multi-core CPU shown below can be read as “CPU” and “processor” in the multi-CPU system and multi-processor system.
- the term “processor unit” is used as a concept including “core” in a multi-core CPU and “CPU” and “processor” in a multi-CPU system and a multi-processor system.
- the RAS method detects an abnormality of one core of a multi-core CPU with a watchdog timer (hereinafter abbreviated as “WDT”), and logs information on a memory (hereinafter simply referred to as “WDT”). This is an error handling method in which a log is also saved in a backup storage device.
- WDT is a hardware time meter of a computer.
- WDT reset operation when the main program falls into an illegal state such as a hang-up and a regular watchdog operation (WDT reset operation) is not performed (WDT timeout), exception processing (WDT exception) is performed. Executed.
- Exception handling is often performed when the system is reset for the purpose of returning the hung system to normal operation, but it is performed when the system is forcibly stopped or when the power is turned off and then on again. There is also.
- WDT performs more complicated processing. For example, if the log information saving process started due to WDT time-out does not complete within a certain time, WDT will ensure the system after a certain delay time has passed, whether or not the log information is saved. To reset.
- WDT is most often used in embedded systems, and the microcontroller may have a built-in WDT.
- a method of applying WDT not only to a single CPU but also to a system having a plurality of CPUs such as a multicore CPU and a multiprocessor has been proposed.
- a processor in a multiprocessor system, notifies another processor that its own processor is in an abnormal operation state with a WDT exception, and the other processor performs an abnormal recovery operation to a processor in an abnormal operation state.
- a method is disclosed in which an interrupt that triggers the operation is notified and when a processor in an abnormal operation state does not accept the interrupt, another processor resets the processor in an abnormal operation state.
- the present invention has been made in view of the above points, and is intended to be able to save log information of other processor units in which no abnormality has occurred when an abnormality occurs in any of the processor units. With a purpose.
- a processor system includes: Multiple processor units; A first storage device for storing log information of each processor unit; A second storage device different from the first storage device; Each processor unit When an abnormality occurs in any of the processor units, the log information of the own processor unit stored in the first storage device is written into the second storage device.
- each processor unit writes log information of its own processor unit of the first storage device to the second storage device when an abnormality occurs in any of the processor units. For this reason, log information of the processor unit in which no abnormality has occurred can be saved.
- FIG. 3 shows a configuration example of a CPU board according to the first embodiment.
- FIG. 5 illustrates an example of normal operation according to Embodiment 1;
- FIG. 6 illustrates an operation example when an abnormality occurs according to the first embodiment.
- FIG. 3 is a flowchart showing an operation example when an abnormality occurs according to the first embodiment.
- FIG. 3 is a flowchart showing an operation example when an abnormality occurs according to the first embodiment.
- FIG. 3 is a flowchart showing an operation example when an abnormality occurs according to the first embodiment.
- FIG. 6 is a diagram illustrating a configuration example of a CPU board according to the second embodiment.
- FIG. 10 illustrates an example of normal operation according to Embodiment 2.
- FIG. 5 illustrates an example of normal operation according to Embodiment 1
- FIG. 6 illustrates an operation example when an abnormality occurs according to the first embodiment.
- FIG. 3 is a flowchart showing an operation example when an abnormality occurs according to the first embodiment.
- FIG. 3
- FIG. 6 is a diagram for explaining an operation example when an abnormality occurs according to Embodiment 2.
- FIG. 9 is a flowchart showing an operation example when an abnormality occurs according to the second embodiment.
- FIG. 9 is a flowchart showing an operation example when an abnormality occurs according to the second embodiment.
- FIG. 9 is a flowchart showing an operation example when an abnormality occurs according to the second embodiment.
- FIG. 9 is a flowchart showing an operation example when an abnormality occurs according to the second embodiment.
- FIG. 1 is a block diagram illustrating a configuration example of the CPU board 100 according to the present embodiment.
- the hardware components of the CPU board 100 include N cores 116 to 118, N WDTs 120 to 122 corresponding to the cores, a memory 125, a backup storage device 126, an interrupt controller 119, and a delay device 123.
- Each of the cores 116 to 118 corresponds to an example of a processor unit.
- the memory 125 corresponds to an example of a first storage device.
- the backup storage device 126 corresponds to an example of a second storage device.
- the interrupt controller 119 corresponds to an example of an abnormality notification device.
- the software components of the cores 116 to 118 include applications (periodic processing APP) 101 to 103 for periodically resetting WDT, OSs (Operating System) 104 to 106, RAS processing units 107 to 109, and WDT drivers 110 to 112, and WDT exception handlers 113-115.
- applications periodic processing APP
- OSs Operating System
- RAS processing units 107 to 109
- WDT drivers 110 to 112
- WDT exception handlers 113-115 The software components of the cores 116 to 118 include applications (periodic processing APP) 101 to 103 for periodically resetting WDT, OSs (Operating System) 104 to 106, RAS processing units 107 to 109, and WDT drivers 110 to 112, and WDT exception handlers 113-115.
- an external WDT having a mechanism for notifying the occurrence of a CPU abnormality by performing a timer operation may be used. Further, in the following description, it is described that “each WDT is set to notify the interrupt controller 119 of WDT exceptions for all the cores when a WDT timeout occurs”, but the same is used instead of the WDTs 120 to 122. You may use the hardware which performs operation
- Each WDT is set to notify the interrupt controller 119 of WDT exceptions for all the cores when a WDT timeout occurs.
- the interrupt controller 119 receives the WDT exception, the interrupt controller 119 is set to notify the WDT exception to all the cores in a round robin manner.
- the WDT notifies the interrupt controller 119 of WDT exceptions for all the cores when a WDT timeout occurs. That is, the WDT outputs WDT exception occurrence notifications (N WDT exception occurrence notifications) for the number of cores to the interrupt controller 119 for one occurrence of WDT timeout.
- the interrupt controller 119 receives the WDT exception occurrence notification from the WDT, the interrupt controller 119 notifies each core of the occurrence of an abnormality sequentially in a round robin manner. As a result, the occurrence of abnormality is sequentially notified to all the cores for one occurrence of WDT timeout.
- the RAS processing unit of each core that has received the notification of occurrence of abnormality stores the log of its own core in the backup storage device 126.
- the RAS processing unit of each core that has received the abnormality occurrence notification can know which core WDT has output the WDT exception occurrence notification by the type of WDT exception.
- the RAS processing unit of the core other than the abnormal core determines whether or not the storage of the log of the abnormal core in the backup storage device 126 is started. When the saving of the log of the abnormal core has not been started, the RAS processing unit of the core other than the abnormal core stores the log of the abnormal core in the backup storage device 126.
- the cyclic processing APP-1 (101) of the core 1 (116) periodically performs WDT reset.
- the periodic process APP-1 (101) resets the WDT-1 (120) via the WDT driver 110.
- the WDT reset is performed before the WDT timeout occurs, so that no WDT exception occurs.
- the same processing (102 ⁇ 111 ⁇ 121, 103 ⁇ 112 ⁇ 122 arrows) is performed in the core 2 (117) and the core N (118).
- WDT-1 calls a process for resetting the board after a predetermined time delay (an arrow from 120 to 123 in FIG. 3). After a predetermined time delay in S101, the board reset process S102 is called (arrow from 123 to 124 in FIG. 3). This delay time is sufficiently longer than the time when the RAS processing unit finishes saving the logs of all the cores in the backup storage device 126. In S113, WDT-1 (120) notifies the interrupt controller 119 of WDT exceptions for the number of cores (arrow from 120 to 119 in FIG. 3).
- the interrupt controller 119 inputs WDT exception notifications for all the cores from WDT-1 (120), and notifies the WDT-1 (120) exception to the WDT exception handler of each core in round robin (FIG. 3). 119 to 113, 114, 115).
- the WDT exception handler 113 of the abnormal core determines whether or not copying of the log of the abnormal core to the backup storage device 126 has started, and if the copy has not started, the abnormal core in S125.
- the interrupt controller 119 notifies the occurrence of the WDT exception to the WDT exception handler of each core by round robin, and therefore, other than the RAS processing unit 1 (107) of the abnormal core (core 1),
- the RAS processing of the core may have started copying the log of the abnormal core (S135 in FIG. 6). Therefore, the RAS processing unit 1 (107) confirms whether or not log copying has been started by the RAS processing unit of another core in S124.
- step S126 the RAS processing unit 1 (107) determines whether or not log copying has been completed for all the cores. If log copying has not been completed for any of the cores, the RAS processing unit 1 (107) performs RAS processing. The processing of part 1 (107) is completed. On the other hand, if the log copy of all the cores has been completed in S125, the RAS processing unit 1 (107) calls the board reset processing of S102 (in FIG. 3, the RAS processing unit of the core N completes all the copies. This is an example of confirming that this is an arrow from 109 to 124).
- the board reset processing of the board reset device 124 of FIG. 3 is also called after the delay of the delay device 123. However, when the completion of all RAS processing is confirmed, the board reset is performed without waiting for the delay. The board can be reset as much as that.
- the RAS processing unit 2 (108) of the core 2 (117) resets the WDT-2 (121) via the WDT driver 111 (arrow from 108 to 111 in FIG. 3). This is a process for preventing a WDT timeout other than that in the abnormal core from occurring during the RAS process by receiving the exception occurrence notification of WDT-1 (120).
- the WDT exception handler 114 of the core 2 (117) notifies the RAS processing unit 2 (108) of the core 2 (117) of an abnormality (an arrow from 114 to 108 in FIG. 3).
- the RAS processing unit 2 (108) copies the log of the core 2 (117) to the backup storage device 126 (arrows from 108 to 128, 131 in FIG.
- the RAS processing unit 2 (108) confirms whether or not copying of the log of the abnormal core (core 1) to the backup storage device 126 is started in S134, and if not, the abnormal core is detected in S135. Is copied to the backup storage device 126 (the arrow from 127 to 130 in FIG. 3 is replaced by the RAS processing unit 2 (108) of the core 2). As a result, the RAS processing unit other than the abnormal core can substitute and copy the log of the abnormal core to the backup storage device 126.
- the RAS processing unit 2 (108) determines whether or not all log copies have been completed. If the log copy has not been completed in any of the cores, the RAS processing unit 2 The process of (108) is completed. On the other hand, if the log copy of all the cores has been completed in S136, the RAS processing unit 2 (108) calls the board reset process in S102.
- Embodiment 2 FIG. In the first embodiment described above, one WDT exception is generated for all the cores. However, in this embodiment, there is a hypervisor, and the WDT exception received by one core is transferred to the other via the hypervisor. An example of performing WDT abnormality notification to all cores by notifying the core will be described.
- the hypervisor in the present embodiment refers to a hypervisor for embedded devices, and is software that simultaneously executes a plurality of OSs on a multi-core, and realizes cooperation between OSs and protection of the execution environment.
- FIG. 14 shows a simple block diagram of an embedded hypervisor in a 2-core CPU. As shown in FIG. 14, the hypervisor 1 operates on the core 1 and links the core 1 and the OS 1, and the hypervisor 2 operates on the core 2 and links the core 2 and the OS 2. Cooperation between the hypervisor 1 and the hypervisor 2 is also achieved.
- FIG. 7 is a block diagram showing a configuration example of the CPU board 200 according to the present embodiment. Since the hardware components of the CPU board 200 are the same as those described in the first embodiment, a description thereof will be omitted. As for the software components of the cores 216 to 218, the elements having the same names as those in the first embodiment are the same as those described in the first embodiment, so the description is omitted and only the elements different from the first embodiment are described. To do. Between each core and the OS, there is a hypervisor (250 for the entire hypervisor and 251 to 253 for the hypervisor on each core constituting the entire hypervisor). Each hypervisor includes abnormality notification sending / receiving sections 254 to 256 for notifying other hypervisors of the abnormality notification received from the WDT exception handler.
- Each hypervisor includes abnormality notification sending / receiving sections 254 to 256 for notifying other hypervisors of the abnormality notification received from the WDT exception handler.
- an external WDT having a mechanism for notifying the occurrence of an abnormality of the CPU by performing a timer operation may be used instead of the WDTs 220 to 222.
- the hypervisor may be replaced with other means having a mechanism for sending and receiving abnormality notifications between the CPUs.
- the abnormality notification giving / receiving unit in the hypervisor of each core notifies the RAS processing unit of the core of the abnormality, and the RAS processing unit of each core starts processing execution in parallel.
- the RAS processing unit of each core Upon receipt of the abnormality notification, stores the log of its own core in the backup storage device 226.
- the RAS processing unit of each core that has received the abnormality notification can know which core WDT has notified the abnormality by the type of the WDT exception.
- the RAS processing unit of the core other than the abnormal core determines whether saving of the log of the abnormal core to the backup storage device is started. If the saving of the log of the abnormal core has not been started, the RAS processing unit of the core other than the abnormal core stores the log of the abnormal core in the backup storage device.
- the cyclic processing APP-1 (201) of the core 1 (216) periodically performs WDT reset.
- the periodic process APP-1 (201) resets the WDT-1 (220) via the WDT driver 210.
- the WDT reset is performed before the WDT timeout occurs, so that no WDT exception occurs.
- the same processing (arrows 202 ⁇ 211 ⁇ 221 and 203 ⁇ 212 ⁇ 222) is performed in the core 2 (217) and the core N (218).
- WDT-1 calls a process for performing a board reset after a delay of a predetermined time (an arrow from 220 to 223 in FIG. 9). After a predetermined time delay in S201, the board reset process S202 is called (arrow from 223 to 224 in FIG. 9). This delay time is sufficiently longer than the time when the RAS processing unit finishes saving the logs of all the cores in the backup storage device 226. In S213, the WDT-1 (220) notifies the interrupt controller 219 of the WDT exception (an arrow from 220 to 219 in FIG. 9).
- step S271 the interrupt controller 219 receives a WDT exception from the WDT-1 (220), and notifies the WDT exception handler of each core by multicast to notify the WDT-1 (220) exception (from 219 to 213, 214, 215 in FIG. 9). Arrow to).
- the RAS processing unit 1 (207) cannot save the log of the abnormal core in the backup storage device 126 (S222).
- the abnormal core WDT exception handler 213 operates normally in S221
- the RAS processing unit 1 (207) does nothing in S223 and S224.
- the core 2 (217) since the core 2 (217) first receives the WDT exception, the RAS processing unit 1 (207) does nothing.
- the core 1 (216) operates after receiving an abnormality notification from the hypervisor (in this example, the hypervisor of the core 2) that first receives the WDT exception (described later).
- the RAS processing unit N (209) does nothing (S252). Thereafter, the core N (218) operates after receiving an abnormality notification from the hypervisor (in this example, the hypervisor of the core 2) that first receives the WDT exception (described later).
- the RAS processing unit 2 (208) resets its own core WDT-2 (221) (arrow from 208 to 211 in FIG. 9). This is a process for preventing a WDT timeout other than that in the abnormal core from occurring during the RAS process by receiving the exception occurrence notification of WDT-1 (220).
- the abnormality notification giving / receiving unit 255 notifies the RAS processing unit 2 (208) of the own core of the abnormality (an arrow from 255 to 208 in FIG. 9).
- the RAS processing unit 2 (208) copies the log of its own core to the backup storage device 226 (arrow from 208 to 227, 230 in FIG. 9).
- the RAS processing unit 2 (208) confirms whether or not copying of the log of the abnormal core has started in S238, and if not, copies the log of the abnormal core to the backup storage device 226 in S239. (The arrow from 226 to 229 in FIG. 9 is replaced by the RAS processing unit 2 (208) of the core 2). As a result, the RAS processing unit other than the abnormal core can substitute and copy the log of the abnormal core to the backup storage device 226.
- the RAS processing unit 2 (208) determines whether or not the log copy of all the cores has been completed. The processing of part 2 (208) is completed. On the other hand, when the log copy of all the cores is completed in S240, the RAS processing unit 2 (108) calls the board reset process of S102 (FIG. 9 shows an example in which the core N calls this process. Arrow from 209 to 224).
- the RAS processing unit 1 (207) of the abnormality occurrence core does not operate normally in S226, the RAS processing unit 1 (207) of the abnormality occurrence core (core 1) does not operate.
- the processes of S227 to S229 and S280 are performed.
- S227 is the same as S236,
- S228 is the same as S238,
- S229 is the same as S237, and
- S280 is the same as S240. For this reason, description of each step is omitted.
- the WDT exception handler 213 of the core 1 (216) first obtains a WDT exception, S223 is YES, and the processing of S233 and S234 of FIG. 12 is performed as shown in S225. Thereafter, the processing after S227 is performed.
- the processing of the core N (218) notified of the abnormality of WDT-1 (220) by the processing of S234 in FIG. 12 will be described with reference to FIG.
- the abnormality notification giving / receiving unit 256 receives the abnormality notification of WDT-1 (220).
- the processing of S255 to S260 is performed.
- S255 to S260 are the same as S235 to S240 in FIG. For this reason, description of each step is omitted. If the WDT exception handler 215 of the core N (218) first acquires a WDT exception, the result of S251 is YES, and the processing of S233 and S234 of FIG. 12 is performed as shown in S253. Thereafter, the processing after S255 is performed.
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Abstract
Description
つまり、以下で示すマルチコアCPUの「コア」は、マルチCPUシステム、マルチプロセッサシステムにおける個々の「CPU」、「プロセッサ」と読み替えることができる。
また、「プロセッサユニット」との語は、マルチコアCPUにおける「コア」と、マルチCPUシステム、マルチプロセッサシステムにおける「CPU」及び「プロセッサ」のいずれも含む概念として用いている。
WDTはコンピュータのハードウェア時間計測器である。
RAS方式では、メインのプログラムがハングアップなどの不正な状態に陥ってしまい規則的なウォッチドッグ操作(WDTのリセット操作)が行なわれなかった(WDTタイムアウト)場合に、例外処理(WDT例外)が実行される。
例外処理は、ハングアップしたシステムを正常動作に戻すことを目的としてシステムをリセットする場合に実行させることが多いが、システムを強制停止させる場合や電源を切断した後の再投入時に実行されることもある。
障害を引き起こした問題のデバッグに役立つ情報などを媒体に保存する機能を持つRAS方式の場合、WDTはより複雑な処理を行う。
たとえば、WDTのタイムアウトによって開始されたログ情報の保存処理がある時間内に完了しなかった場合に、ログ情報が保存されていてもいなくても、WDTは、一定のディレイ時間経過後にシステムを確実にリセットさせる。
単体のCPUだけでなく、マルチコアCPU、マルチプロセッサなど複数のCPUを持つシステムに対してWDTを適用する方法も提案されている。
特許文献1の技術では、異常が発生したプロセッサのログ情報はバックアップ記憶装置に保存されるが、異常が発生していない他のプロセッサのログ情報は保存されない。
複数のプロセッサユニットと、
各プロセッサユニットのログ情報を記憶する第1の記憶装置と、
前記第1の記憶装置とは異なる第2の記憶装置とを有し、
各プロセッサユニットは、
いずれかのプロセッサユニットにおいて異常が発生した場合に、前記第1の記憶装置に記憶されている、自プロセッサユニットのログ情報を前記第2の記憶装置に書き込むことを特徴とする。
このため、異常が発生していないプロセッサユニットのログ情報を保存することができる。
また、実施の形態1及び実施の形態2では、異常発生が発生した異常発生コアの異常対処機能(RAS機能)が正常に動作しない場合でも、異常発生コアのログ情報を、バックアップ記憶装置に保存できる構成を説明する。
従来の技術では、マルチコアCPUの一つのコアの異常をWDTで検知してメモリ上のログをバックアップ記憶装置に保存して最終的にボードリセットするような異常対処方式(RAS方式)において、異常発生コア上のRAS機能が正常に動作しない場合、異常発生コアの異常発生時のログを保存することができないという課題がある。
例えば、特許文献1の技術では、WDTで検知した1つのプロセッサの異常を他のプロセッサに通知して、他のプロセッサ経由で異常発生プロセッサに対して異常回復動作のトリガをかけるが、この異常回復動作は異常発生プロセッサ自身が行うため、この異常回復動作が正常に動作しない場合、異常発生プロセッサのログをバックアップ記憶装置に保存することはできない。
実施の形態1及び実施の形態2では、このような点に鑑み、異常発生コアのログを、異常発生コアのRAS機能が正常に動作しない場合でも、バックアップ記憶装置に保存できるようにする構成、及び、異常が発生していない他のコアのログをバックアップ記憶装置に保存できる構成を説明する。
[実施の形態1:構成の説明]
図1は、本実施の形態に係るCPUボード100の構成例を示すブロック図である。
CPUボード100のハードウェア構成要素は、N個のコア116~118と、各コアに対応するN個のWDT120~122と、メモリ125と、バックアップ記憶装置126と、割込みコントローラ119と、ディレイ装置123と、ボードリセット装置124である。
コア116~118は、それぞれ、プロセッサユニットの例に相当する。
また、メモリ125は、第1の記憶装置の例に相当する。
また、バックアップ記憶装置126は、第2の記憶装置の例に相当する。
また、割込みコントローラ119は、異常通知装置の例に相当する。
また、後述では、「各WDTは、WDTタイムアウトが発生すると全コア数分のWDT例外を割込みコントローラ119に通知するよう設定される」旨を説明しているが、WDT120~122に代えて、同じ動作を行うハードウェアを用いてもよい。
実施の形態1における、WDT120~122と割込みコントローラ119のハードウェア設定について説明する。
各WDTは、WDTタイムアウトが発生すると全コア数分のWDT例外を割込みコントローラ119に通知するよう設定される。
割込みコントローラ119は、WDT例外を受付けると、ラウンドロビンで全コアに対してWDT例外を通知するよう設定される。
次に動作について説明する。
実施の形態1では、WDT例外発生時に全コアのRAS処理部に順番に異常発生が通知され、各コアのRAS処理部は、自コアのログをバックアップ記憶装置126に保存する。
また、異常発生コアのRAS処理部が正常に動作しない場合は、正常動作する他コアのRAS処理部が代替して異常発生コアのログの保存を行う。
本実施の形態に係る動作の概要は以下の通りである。
つまり、WDTは、1回のWDTタイムアウト発生に対して、コア数分のWDT例外発生通知(N個のWDT例外発生通知)を割込みコントローラ119に出力する。
割込みコントローラ119は、WDTからのWDT例外発生通知を入力すると、各コアへラウンドロビンで順番に異常発生の通知を行う。
これらにより、1回のWDTのタイムアウト発生に対して、全てのコアへ順番に異常の発生が通知される。
ii)異常発生通知を受けた各コアのRAS処理部では、各自のコアのログをバックアップ記憶装置126に保存する。
iii)異常発生通知を受けた各コアのRAS処理部は、どのコアのWDTがWDT例外発生通知を出力したかをWDT例外の種類で知ることができる。
異常発生コア以外のコアのRAS処理部は、異常発生コアのログのバックアップ記憶装置126への保存が開始されているかどうかを判定する。
そして、異常発生コアのログの保存が開始されていない場合には、異常発生コア以外のコアのRAS処理部は、異常発生コアのログのバックアップ記憶装置126への保存を行う。
次に、本実施の形態に係る動作の詳細について説明する。
まず正常時の動作を、図2を用いて説明する。
コア1(116)の周期処理APP-1(101)は周期的にWDTリセットを行う。
周期処理APP-1(101)は、WDTドライバ110を経由してWDT-1(120)をリセットする。
正常時はWDTタイムアウトが発生する前にWDTリセットが行われるため、WDT例外は発生しない。
コア2(117)、コアN(118)においても同様の処理(102→111→121、103→112→122の矢印)が行われる。
次に、異常発生時の動作を、図4、図5及び図6のフローチャートを用いて説明する。
この時のブロック図上での処理の流れは図3を使って補足する。
ここでは、コア1(116)に異常が発生し、WDT-1(120)でWDT例外が発生した例で説明する。
S112において、WDT-1(120)は一定時間ディレイ後にボードリセットを行う処理を呼出す(図3の120から123への矢印)。
S101において一定時間ディレイした後に、ボードリセット処理S102が呼出される(図3の123から124への矢印)。
このディレイ時間はRAS処理部が全てのコアのログをバックアップ記憶装置126に保存を終える時間に比べて十分大きい時間とする。
S113において、WDT-1(120)はコア数分のWDT例外を割込みコントローラ119に通知する(図3の120から119への矢印)。
S171において、割込みコントローラ119はWDT-1(120)より全コア数分のWDT例外通知を入力し、ラウンドロビンで各コアのWDT例外ハンドラにWDT-1(120)の例外を通知する(図3の119から113,114,115への矢印)。
S121において異常発生コアのWDT例外ハンドラ113が正常に動作した場合、S123において、WDT例外ハンドラ113は、自コアのRAS処理部1(107)に異常を通知する(図3の113から107への矢印)。
S124において、RAS処理部1(107)は、異常発生コアのログのバックアップ記憶装置126へのコピーが開始されているかどうかを判断し、コピーが開始されていない場合には、S125で異常発生コアのログをバックアップ記憶装置へコピーする(図3の107から127,130への矢印)。
ここで各コアのログのバックアップ記憶装置126へのコピーが開始されたかどうかは、メモリ125上のフラグやセマフォなどの共有資源を使って確認できるものとする。
このため、RAS処理部1(107)は、S124で他のコアのRAS処理部によりログのコピーが開始されているか否かを確認する。
一方、S125において全てのコアのログコピーが完了していた場合には、RAS処理部1(107)は、S102のボードリセット処理を呼出す(図3ではコアNのRAS処理部が全てのコピー完了したことを確認した例であり、109から124への矢印となる)。
ここで、全てのコアのログコピーが完了したかどうかは、メモリ125上のフラグやセマフォなどの共有資源を使って確認できるものとする。
また、図3のボードリセット装置124のボードリセット処理は、ディレイ装置123のディレイ後にも呼出されるが、全てのRAS処理の完了を確認した時点でボードリセットを行う方が、ディレイを待たずにその分だけ早くボードリセットできる効果がある。
以下では、コア2(117)の処理として説明するが、コアN(118)でも同様の処理が行われる。
これは、WDT-1(120)の例外発生通知の受信によるRAS処理を行っている間に、異常発生コア以外のWDTタイムアウトが発生しないようにするための処理である。
次に、S132において、コア2(117)のWDT例外ハンドラ114がコア2(117)のRAS処理部2(108)に異常を通知する(図3の114から108への矢印)。
次に、RAS処理部2(108)は、S133において、コア2(117)のログをバックアップ記憶装置126へコピーする(図3の108から128,131への矢印)。
次に、RAS処理部2(108)は、S134において異常発生コア(コア1)のログのバックアップ記憶装置126へのコピーが開始されているか確認し、開始されていなければ、S135で異常発生コアのログをバックアップ記憶装置126へコピーする(図3の127から130への矢印をコア2のRAS処理部2(108)が代替して実施)。
これにより、異常発生コア以外のRAS処理部が代替して異常発生コアのログをバックアップ記憶装置126へコピーすることができる。
次に、S136において、RAS処理部2(108)は、全てのログコピーが完了しているかどうかの判断を行い、いずれかのコアにてログコピーが完了していない場合は、RAS処理部2(108)の処理が完了する。
一方、S136において全てのコアのログコピーが完了していた場合には、RAS処理部2(108)は、S102のボードリセット処理を呼出す。
以上のように、全コアのRAS処理部に順番に異常発生を通知し、各コアのRAS処理部が、自コアのログ情報をバックアップ記憶装置に保存する。
このため、異常発生コア以外の他のコアのログ情報も、バックアップ記憶装置に保存することができ、ボード全体の障害解析に役立てることができる。
また、異常発生コアのRAS処理部が正常に動作しない場合でも、異常発生コアのログ情報の保存を正常動作する他のコアが代替することにより、異常発生コアのログ情報をバックアップ記憶装置に保存することができる。
また、本実施の形態では、WDTの設定や割込みコントローラの設定は既存の技術を利用しているため、本実施の形態に係る仕組みを簡易かつ安価に実現することが可能である。
以上の実施の形態1では、1回のWDT例外を全コア数分発生させたが、本実施の形態では、ハイパーバイザが存在し、1つのコアが受取ったWDT例外をハイパーバイザ経由で他のコアへ通知することにより、全コアへWDT異常通知を行う例を説明する。
なお、本実施の形態におけるハイパーバイザは、組込み機器向けハイパーバイザを指し、マルチコア上で複数のOSを同時実行し、かつOS間の連携と実行環境保護を実現するソフトウェアである。
図14に、2コアCPUにおける組込みハイパーバイザの簡単なブロック図を示す。
図14に示すように、ハイパーバイザ1は、コア1で動作し、コア1とOS1との連携を行い、ハイパーバイザ2は、コア2で動作し、コア2とOS2との連携を行う。
また、ハイパーバイザ1とハイパーバイザ2との間でも連携が図られる。
図7は、本実施の形態に係るCPUボード200の構成例を示すブロック図である。
CPUボード200のハードウェア構成要素は、実施の形態1で説明したものと同じであるため、説明を割愛する。
コア216~218のソフトウェア構成要素については、実施の形態1と同じ名称の要素は実施の形態1で説明したものと同様であるため、説明を割愛し、実施の形態1と異なる要素だけを説明する。
各コアとOSの間にはハイパーバイザ(ハイパーバイザ全体は250,ハイパーバイザ全体を構成する各コア上のハイパーバイザは251~253)が存在する。
各ハイパーバイザにはWDT例外ハンドラより受取った異常通知を他のハイパーバイザに通知するための異常通知授受部254~256が含まれている。
また、ハイパーバイザも、各CPU間で異常通知を授受する仕組みを持つ他の手段に代えてもよい。
実施の形態2における、割込みコントローラ219のハードウェア設定について説明する。
割込みコントローラ219は、WDT例外発生通知を入力すると、マルチキャストで全コアに対してWDT例外を通知するよう設定される。
次に動作について説明する。
本実施の形態では、マルチキャストにより、ハイパーバイザ経由で全コアのRAS処理部に異常発生が通知され、各コアのRAS処理部は、自コアのログをバックアップ記憶装置226に保存する。
また、異常発生コアのRAS処理部が正常に動作しない場合は、正常動作する他コアのRAS処理部が代替して異常発生コアのログの保存を行う。
本実施の形態に係る動作の概要は以下の通りである。
ii)コアの上位にはハイパーバイザが存在する。
上記の割込みコントローラ219から各コアへの異常通知は、各コアのWDT例外ハンドラに対して行われる。
WDT例外ハンドラは早いもの勝ちでその異常通知を受取る。
最初に異常通知を受取ったWDT例外ハンドラは、自分のコアのハイパーバイザ内の異常通知授受部に対して異常を通知する。
異常通知授受部は、他のコアのハイパーバイザ内の異常通知授受部に対して異常を通知する。
各コアのハイパーバイザ内の異常通知授受部は、そのコアのRAS処理部に異常を通知し、各コアのRAS処理部は同時並行に処理実行を開始する。
iii)異常通知を受けた各コアのRAS処理部は、各自のコアのログをバックアップ記憶装置226に保存する。
iv)異常通知を受けた各コアのRAS処理部は、どのコアのWDTが異常通知を行ったかをWDT例外の種類で知ることができる。
異常発生コア以外のコアのRAS処理部は、異常発生コアのログのバックアップ記憶装置への保存が開始されているかどうかを判定する。
そして、異常発生コアのログの保存が開始されていない場合には、異常発生コア以外のコアのRAS処理部は、異常発生コアのログのバックアップ記憶装置への保存を行う。
次に、本実施の形態に係る動作の詳細について説明する。
まず正常時の動作を、図8を用いて説明する。
コア1(216)の周期処理APP-1(201)は周期的にWDTリセットを行う。
周期処理APP-1(201)は、WDTドライバ210を経由してWDT-1(220)をリセットする。
正常時はWDTタイムアウトが発生する前にWDTリセットが行われるため、WDT例外は発生しない。
コア2(217)、コアN(218)においても同様の処理(202→211→221、203→212→222の矢印)が行われる。
次に、異常発生時の動作を、図10~図13のフローチャートを用いて説明する。
この時のブロック図上での処理の流れは図9を使って補足する。
ここでは、コア1(216)に異常が発生し、WDT-1(220)でWDT例外が発生し、割込みコントローラ219からのWDT例外を最初に受取るのはコア2(217)である例で説明する。
S212において、WDT-1(220)は一定時間ディレイ後にボードリセットを行う処理を呼出す(図9の220から223への矢印)。
S201において一定時間ディレイした後に、ボードリセット処理S202が呼出される(図9の223から224への矢印)。
このディレイ時間はRAS処理部が全てのコアのログをバックアップ記憶装置226に保存を終える時間に比べて十分大きい時間とする。
S213において、WDT-1(220)はWDT例外を割込みコントローラ219に通知する(図9の220から219への矢印)。
S271において、割込みコントローラ219はWDT-1(220)よりWDT例外を受け、マルチキャストで各コアのWDT例外ハンドラにWDT-1(220)の例外を通知する(図9の219から213,214,215への矢印)。
次に、コア1(116)の動作(S220:ログバックアップ処理)を、図11を参照して説明する。
S221において異常発生コアのWDT例外ハンドラ213が正常に動作した場合、本例では、S223及びS224において、RAS処理部1(207)は何もしない。
本例では、コア2(217)が最初にWDT例外を受け取るので、RAS処理部1(207)は何もしない。
以降、コア1(216)は、最初にWDT例外を受取ったハイパーバイザ(本例ではコア2のハイパーバイザ)からの異常通知を受けてから動作する(後述)。
以降、コアN(218)は、最初にWDT例外を受取ったハイパーバイザ(本例ではコア2のハイパーバイザ)からの異常通知を受けてから動作する(後述)。
S234において、異常通知授受部255は他コアの異常通知授受部254、256にWDT-1(220)の例外発生を伝える(図9の255から254,256への2つの矢印)。
なお、例外発生を受取った後の、コア1とコアNの動作は後述する。
S235において、RAS処理部2(208)は、自コアのWDT-2(221)をリセットする(図9の208から211経由で221への矢印)。
これは、WDT-1(220)の例外発生通知の受信によるRAS処理を行っている間に、異常発生コア以外のWDTタイムアウトが発生しないようにするための処理である。
次に、S236において、異常通知授受部255は自コアのRAS処理部2(208)に異常を通知する(図9の255から208への矢印)。
次に、S237において、RAS処理部2(208)は自コアのログをバックアップ記憶装置226にコピーする(図9の208から227,230への矢印)。
次に、RAS処理部2(208)は、S238において異常発生コアのログのコピーが開始されているか確認し、開始されていなければ、S239で異常発生コアのログをバックアップ記憶装置226へコピーする(図9の226から229への矢印をコア2のRAS処理部2(208)が代替して実施)。
これにより、異常発生コア以外のRAS処理部が代替して異常発生コアのログをバックアップ記憶装置226へコピーすることができる。
次に、S240において、RAS処理部2(208)は、全てのコアのログコピーが完了しているかどうかの判断を行い、いずれかのコアにてログコピーが完了していない場合は、RAS処理部2(208)の処理が完了する。
一方、S240において全てのコアのログコピーが完了していた場合には、RAS処理部2(108)は、S102のボードリセット処理を呼出す(図9はコアNがこの処理を呼出している例で209から224への矢印)。
一方、異常通知授受部254が正常に動作すれば、S227~S229及びS280の処理が行われる。
S227はS236と同じであり、S228はS238と同じであり、S229はS237と同じであり、S280はS240と同じである。
このため、各ステップの説明を割愛する。
なお、コア1(216)のWDT例外ハンドラ213がWDT例外を最初に取得した場合は、S223でYESとなり、S225に示すように、図12のS233及びS234の処理が行われる。
その後、S227以降の処理が行われる。
S254において、異常通知授受部256はWDT-1(220)の異常通知を受取る。
以降は、S255~S260の処理が行われる。
なお、S255~S260は、図12のS235~S240と同じである。
このため、各ステップの説明を割愛する。
なお、コアN(218)のWDT例外ハンドラ215がWDT例外を最初に取得した場合は、S251でYESとなり、S253に示すように、図12のS233及びS234の処理が行われる。
その後、S255以降の処理が行われる。
実施の形態1の方式では各コアへ順番に異常通知するためのに例外通知の遅延が発生するのに対し、実施の形態2の方式では各コアへの異常通知は一斉に行われるため、この遅延が発生せず、RAS処理部の同時並行処理を早く完了することができる効果がある。
それ以外の効果は実施の形態1の効果と同様である。
Claims (7)
- 複数のプロセッサユニットと、
各プロセッサユニットのログ情報を記憶する第1の記憶装置と、
前記第1の記憶装置とは異なる第2の記憶装置とを有し、
各プロセッサユニットは、
いずれかのプロセッサユニットにおいて異常が発生した場合に、前記第1の記憶装置に記憶されている、自プロセッサユニットのログ情報を前記第2の記憶装置に書き込むことを特徴とするプロセッサシステム。 - 各プロセッサユニットは、
自プロセッサユニットに異常が発生していなくても、自プロセッサユニットのログ情報を前記第2の記憶装置に書き込むことを特徴とする請求項1に記載のプロセッサシステム。 - 各プロセッサユニットは、
他のプロセッサユニットにおいて異常が発生した場合に、前記第1の記憶装置に記憶されている、異常が発生した異常発生プロセッサユニットのログ情報の前記第2の記憶装置への書き込みが開始しているか否かを判定し、
前記異常発生プロセッサユニットのログ情報の前記第2の記憶装置への書き込みが開始していない場合に、前記第1の記憶装置に記憶されている前記異常発生プロセッサユニットのログ情報を前記第2の記憶装置に書き込むことを特徴とする請求項1に記載のプロセッサシステム。 - 前記プロセッサシステムは、更に、
いずれかのプロセッサユニットにおいて異常が発生した場合に、ラウンドロビンにより、異常の発生を各プロセッサユニットに通知する異常発生通知装置を有し、
各プロセッサユニットは、
前記異常発生通知装置により異常の発生が通知された際に、自プロセッサユニットのログ情報を前記第2の記憶装置に書き込むことを特徴とする請求項1に記載のプロセッサシステム。 - 前記プロセッサシステムは、更に、
いずれかのプロセッサユニットにおいて異常が発生した場合に、マルチキャストにより、異常の発生を各プロセッサユニットに通知する異常発生通知装置を有し、
各プロセッサユニットは、
前記複数のプロセッサユニットの中で最初に前記異常発生通知装置からの通知を取得した場合に、異常の発生を他のプロセッサユニットに通知し、自プロセッサユニットのログ情報を前記第2の記憶装置に書き込むことを特徴とする請求項1に記載のプロセッサシステム。 - 各プロセッサユニットは、
いずれかのプロセッサユニットにおいて異常が発生したことを他のプロセッサユニットから通知された際に、自プロセッサユニットのログ情報を前記第2の記憶装置に書き込むことを特徴とする請求項5に記載のプロセッサシステム。 - 複数のプロセッサユニットと、
各プロセッサユニットのログ情報を記憶する第1の記憶装置と、
いずれかのプロセッサユニットにおいて異常が発生した場合に、前記第1の記憶装置に記憶されているログ情報が書き込まれる第2の記憶装置とを有し、
各プロセッサユニットは、
他のプロセッサユニットにおいて異常が発生した場合に、前記第1の記憶装置に記憶されている、異常が発生した異常発生プロセッサユニットのログ情報の前記第2の記憶装置への書き込みが開始しているか否かを判定し、
前記異常発生プロセッサユニットのログ情報の前記第2の記憶装置への書き込みが開始していない場合に、前記第1の記憶装置に記憶されている前記異常発生プロセッサユニットのログ情報を前記第2の記憶装置に書き込むことを特徴とするプロセッサシステム。
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