JPH02114362A - 並列演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数プロセッサの同期を取って、並列演算を実
行する並列演算装置に間するものである。

〔従来の技術〕

従来、複数のプロセッサを用いて演算を並行して実行す
る並列計算機システムにおいて、−台のメインプロセッ
サと複数サブプロセッサからなり、複数の各サブプロセ
ッサ毎に設けられた終了フラグの値により、サブプロセ
ッサと、のデータ通信を行う並列演算装置があった。こ
こで、対象とする並列処理は大規模データベースの検索
処理など、多数のプロセッサに並行して検索を行い、何
れか１つのプロセッサが処理を終了した場合に全体の処
理を打ち切る処理とする。この装置において、前記終了
フラグは、第一として各サブプロセッサ毎に独立に設け
られたデータメモリ上におかれる場合と、第二として前
記メインプロセッサが持つデータメモリ内におかれる場
合がある。

前記第一の構成において、各サブプロセッサは、他のサ
ブプロセッサの動作と無関係に当該プロセッサに接続さ
れたデータメモリに終了フラグを書き込むことができる
。メインプロセッサは、全てのサブプロセッサの終了フ
ラグを順次読みだしていずれかのプロセッサの演算を終
了したことを確認した後、各サブプロセッサの演算結果
の収集及び次の計算のためのデータの分配を行う。

前記第二の構成において、各サブプロセッサは、メイン
プロセッサに接続されたデータメモリに終了フラグを書
き込むが、他のサブプロセッサと共通にメインプロセッ
サに接続されたメモリへの書き込みを行うため、プロセ
ッサ間のメモリアクセスの調停が必要である。メインプ
ロセッサは、各サブプロセッサが書き込んだ終了フラグ
を読みだしていずれかのプロセッサの演算が終了したこ
とを確認した後、各サブプロセッサの演算結果の収集及
び次の計算のためのデータに分配を行う。

〔発明が解決しようとする課題〕

前述した従来の第一の並列演算装置では、各サブプロセ
ッサが独立に終了フラグの設定を行うことができるが、
メインプロセッサは、すべてのプロセッサの終了フラグ
を定期的、がっ、順次読みだす必要があり、メインプロ
セッサ上の処理効率を低下させてしまう、また、前述し
た従来の第二の並列演算装置では、従来の第一の並列演
算装置と同様に、メインプロセッサがすべてのプロセッ
サの終了フラグを定期的、かつ、順次読みだす必要があ
り、メインプロセッサ上の処理効率を低下させてしまう
、一方、各サブプロセッサは、他のサブプロセッサと共
通にメインプロセッサに接続されたメモリへの書き込み
を行うため、サブプロセッサ間のメモリアクセスの調停
が必要であり、サブプロセッサの処理効率を低下させて
しまう。

その上、前記調停期間及びデータ書き込み期間はメイン
プロセッサの処理を停止させてしまい、メインプロセッ
サ上の処理効率をさらに低下させてしまう等種々の課題
があった。

本発明の目的は、これらの課題を解決した並列演算装置
を提供することにある。

〔課題を解決するための手段〕

本発明によれば、複数のプロセッサを用いて演算を並行
して実行する並列計算機システムにおいて、前記複数の
プロセッサがそれぞれ演算終了を示す終了信号を備える
とともに、第一のプロセッサユニットの演算終了を示す
終了信号と第二のプロセッサユニットの演算終了を示す
終了信号との論理和をとり、その結果を出力する第一の
オアゲートと、第に−１のオアゲート出力と第に＋１の
プロセッサユニットの演算終了を示す終了信号との論理
和をとりその結果を出力する第にのオアゲートと、第Ｎ
−２のオアゲート出力と最終段である第Ｎのプロセッサ
ユニットの演算終了を示す終了信号との論理和をとり、
その結果を出力する第Ｎ−１のオアゲートとを含むこと
を特徴とする並列演算装置が得られる。

〔作用〕

本発明に従う並列演算装置の原理作用について図面を用
いて説明する。

第１図は本発明の原理作用を示すブロック図である。

本発明は、複数のプロセッサＰＵ１１１．ＰＵ２１２・
・・・・・Ｐ　ＵＫ　１５　、　Ｐ　ＵＫＫＩＯ３・・
・・・・ＰＵＮ１９を用いて演算を平行して実行する並
列計算機システムの構成に関するものである。

本発明に従う前記複数のプロセッサは、それぞれ演算終
了を示す終了信号２１．２２．・・・・・・２５゜２６
、・・・・・・２９を備えている。各プロセッサは処理
が終わると、当該終了信号をアクティブにする。

但し、ここでは説明の便宜上、正論理を用いることとし
、アクティブであるとは、論理レベルが１またはＨであ
ることとする。

前記複数プロセッサの内、第１のプロセッサユニット１
１の演算終了を示す終了信号２１と第２のプロセッサユ
ニット１２の演算終了を示す終了信号２２とは第１のオ
アゲート１により論理和かとられ、その結果が第１のオ
アゲート出力３１として出力される。一般的に、第に−
１のオアゲート出力３４と第に＋１のプロセッサユニッ
ト１６の演算終了を示す終了信号２６とは第にのオアゲ
ート５により論理和がとられ、その結果が第にのオアゲ
ート出力３５として出力される。最終段である第Ｎのプ
ロセッサユニット１９の演算終了を示す終了信号２９と
第Ｎ−２のオアゲート出力３７とは第Ｎ−１のオアゲー
ト８により論理和がとられ、その結果が前記複数のいず
れかのプロセッサの終了信号３８として出力される。

第１図に示す本発明の構成によれば、前記複数のいずれ
かのプロセッサの演算処理が終了した時点で、前記いず
れかのプロセッサの終了信号３８がアクティブとなって
出力される。このため、前記複数のプロセッサをサブプ
ロセッサとし、別に設けたメインプロセッサ間とのデー
タ授受により、並列処理を実現するシステムに応用した
場合、前記終了信号３８を用いていずれかのサブプロセ
ッサが演算処理を終了したことを検出することができる
。

〔実施例〕

本発明の具体的な実施例について、図面を用いて説明す
る。

第２図は本発明の一実施例を示すブロック図である０図
において、複数のサブプロセッサＰＵ１１１、ＰＵ２１
２・・・・・・ＰＵＫ　１５．ＰＵＫ＋１１６゜・・・
・・・ＰＵＮ１９がメインプロセッサＰＵｏｌＯと並行
して演算処理を実行する。

本実施例に示した並列演算装置において、複数のサブプ
ロセッサは、それぞれ演算終了を示す終了信号２１．２
２．・・・・・・２５．２６．・・・・・・２９を備え
ている。各プロセッサは処理が終わると当該終了信号を
アクティブにする。

また、各プロセッサ毎に独立したデータメモリ５１．５
２．５５．５６．５９がそれぞれ接続されており、同時
にデータメモリ５１，５２．５５．５６．５９は、メイ
ンプロセッサ１０とも接続されている。複数のサブプロ
セッサＰ　Ｕ　ｌ５−ＰＵＮを用いた並列演算処理にお
いては、まず、各サブプロセッサ毎に接続されたデータ
メモリに、演算に必要なデータが分配される。各サブプ
ロセッサは、当該データメモリにデータが書塾込まれた
ことを検出すると、あらかじめサブプロセッサ毎に指定
された演算処理を実行する。演算を終了すると、当該終
了信号２１〜２９をアクティブとし、メインプロセッサ
１０に演算終了を通知する。メインプロセッサ１０がい
ずれかのサブプロセッサの演算終了を検出すると、各プ
ロセッサ毎のデータメモリ５１〜５９から演算結果を収
集する。

本実施例に示す構成によれば、サブプロセッサ上で生じ
た演算エラーの発生の通知や、各プロセッサが持つデー
タの検索処理など、最も早く処理を終了した何れかのプ
ロセッサのみがデータを出力する必要がある場合に有効
な並列演算装置が得られる。

複数サブプロセッサの内、第１のプロセッサユニット１
１の演算終了を示す終了信号２１と第２のプロセッサユ
ニット１２の演算終了を示す終了信号２２とは第１のオ
アゲート１により論理和がとられ、その結果が第１のオ
アゲート出力３１として出力される。

一般的に、第に−１のオアゲート出力３４と第に＋１の
プロセッサユニット１６の演算終了を示す終了信号２６
とは第にのオアゲート５により論理和がとられ、その結
果が第にのオアゲート出力３５として出力される。最終
段である第Ｎのプロセッサユニット１９の演算終了を示
す終了信号２９と第Ｎ−２のオアゲート出力３７とは第
Ｎ−１のオアゲート８により論理和かとられ、その結果
が前記複数いずれかのプロセッサの終了信号３８として
出力される。

第２図に示す実施例によれば、複数いずれかのサブプロ
セッサの演算処理が終了した時点で、いずれかのサブプ
ロセッサの終了信号３８がアクティブとなって出力され
る。この時、前記終了信号３８はメインプロセッサ１０
の割込入力に接続することにより、メインプロセッサ１
０が順次各サブプロセッサの終了信号を確認することな
しに、いずれかのサブプロセッサの演算終了を知ること
ができる。

図に示した構成によれば、各サブプロセッサは、他のプ
ロセッサと独立に終了フラグの出力を行うことができ、
サブプロセッサの処理効率の低下を避けることができる
。また、メインプロセッサは割込がかかるまでサブプロ
セッサの演算終了状況を定期的、かつ、順次確認する必
要はなく、メインプロセッサの処理効率を低下させるこ
ともない。

以上の各ブロックの構成及び動作は、同業者に容易に類
推成しうるちのであり、さらに詳細な説明は省略する。

以上本発明の実施例について正論理により論理和をとる
構成を用いて詳細に述べたが、本発明を負論理により論
理和をとる装置に適用することは容易である。また、１
台のメインプロセッサと複数台のサブプロセッサにより
並列演算を行う装置の他、複数台のメインプロセッサを
持つ装置への本発明の適用や、サブプロセッサとのデー
タ授受をメインプロセッサが直接行わず、ＤＭＡ　（ダ
イレクトメモリアクセス）装置によって行う並列演算装
置に対して適用するなど、本発明の適用形態を変更可能
であることは明らがである。

〔発明の効果〕

本発明によれば、複数のプロセッサがそれぞれ独立に演
算処理を終了したことを示す終了信号の出力を行うこと
が可能である。この時、他のプロセッサの動作を考慮す
る必要はなく、プロセッサ間のデータ出力に関する調停
作業も不要であるため、複数のプロセッサの処理効率を
低下させることはない。

また、複数のプロセッサをサブプロセッサとし、演算処
理全体の同期をとるメインプロセッサを別に設ける構成
において、いずれがのサブプロセッサの終了信号をメイ
ンプロセッサの割込入力に接続することにより、メイン
プロセッサが順次各サブプロセッサの終了信号を確認す
ることなしに、いずれかのサブプロセッサの演算終了を
知ることができる。メインプロセッサは割込かががるま
でサブプロセッサの演算終了状況を定期的、かつ、順次
確認する必要はなく、メインプロセッサの処理高率を低
下させることもない、さらに、各サブプロセッサが終了
信号を書き込むなめ、メインプロセッサ上のメモリにア
クセスすることもないため、メインプロセッサ上で行わ
れている処理が中断されることもない。

必要となるハードウェア規模の観点からは、−例として
、各サブプロセッサをそれぞれ一枚のプリント基板とし
て構成することを想定した場合、終了信号を基板毎に伝
達するために、第に番目のサブプロセッサ基板に必要な
信号線としては、第に一１番目のサブプロセッサ基板か
ら出力される終了信号を入力する入力線と、第に番目以
前のサブプロセッサ基板がいずれか演算を終了したこと
を示す終了信号出力線の２本のみ用意すれば十分である
。また、サブプロセッサの最終段とメインプロセッサと
は、いずれかのサブプロセッサの処理が終了したことを
示す終了信号線１本のみ必要である。従って、本発明に
よれば簡単な装置構成によって前記効果を持つ並列演算
装置が得られ前記従来の課題を解決した並列演算装置が
得られる・。

【図面の簡単な説明】

第１図は本発明の原理作用を示すブロック図、第２図は
本発明の一実施例を示すブロック図である。 １．４，５．８・・・オアゲート、１１，１２，１５．
１６．１９・・・プロセッサユニット、２１，２２．２
５，２６．２９・・・終了信号、３１．３３゜３４．３
５，３７．３８・・・オアゲート出力、５１゜５２．５
５．５６．５９・・・データメモリ。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサを用いて演算を並行して実行する並列
   計算機システムにおいて、前記複数のプロセッサがそれ
   ぞれ演算終了を示す終了信号を備えるとともに、第一の
   プロセッサユニットの演算終了を示す終了信号と第二の
   プロセッサユニットの演算終了を示す終了信号との論理
   和をとり、その結果を出力する第一のオアゲートと、第
   ｋ−１のオアゲート出力と第ｋ＋１のプロセッサユニッ
   トの演算終了を示す終了信号との論理和をとり、その結
   果を出力する第ｋのオアゲートと、第Ｎ−２のオアゲー
   ト出力と最終段である第Ｎのプロセッサユニットの演算
   終了を示す終了信号との論理和をとり、その結果を出力
   する第Ｎ−１のオアゲートとを含むことを特徴とする並
   列演算装置。