JPH02114361A - 並列演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数プロセッサの同期を取って、並列演算を実
行する並列演算装置に間するものである。

〔従来の技術〕

従来、複数のプロセッサを用いて演算を並行して実行す
る並列計算機システムにおいて、−台のメインプロセッ
サと複数サブプロセッサがちなり、複数の各サブプロセ
ッサ毎に設けられた終了フラグの値により、サブプロセ
ッサとのデータ通信を行う並列演算装置があった。この
装置において、前記終了フラグは、第一として各サブプ
ロセッサ毎に独立に設けられたデータメモリ上におがれ
る場合と、第二として前記メインプロセッサが持つデー
タメモリ内におがれる場合がある。

前記第一の構成において、各サブプロセッサは、他のサ
ブプロセッサの動作と無関係に当該プロセッサに接続さ
れたデータメモリに終了フラグを書き込むことができる
。メインプロセッサは、全サブプロセッサの終了フラグ
を順次読みだして演算を終了したことを確認した後、各
サブプロセッサの演算結果の収集及び次の計算のための
データ分配を行う。

前記第二の構成において、各サブプロセッサは、メイン
プロセッサに接続されたデータメモリに終了フラグを書
き込むが、他のサブプロセッサと共通にメインプロセッ
サに接続されたメモリへの書き込みを行うため、プロセ
ッサ間のメモリアクセスの調停が必要である。メインプ
ロセッサは、各サブプロセッサが書き込んだ終了フラグ
を読みだして演算が終了したことを確認した後、各サブ
プロセッサの演算結果の収集及び次の計算のためのデー
タの分配を行う。

〔発明が解決しようとする課題〕

前述した従来の第一の並列演算装置では、各サブプロセ
ッサが独立に終了フラグの設定を行うことができるが、
メインプロセッサは、全プロセッサの終了フラグを定期
的、かつ、順次読みだす必要があり、メインプロセッサ
上の処理効率を低下させてしまう、また、前述した従来
の第二の並列演算装置では、従来の第一の並列演算装置
と同様に、メインプロセッサが全プロセッサの終了フラ
グを定期的、かつ、順次読みだす必要があり、メインプ
ロセッサ上の処理効゛率を低下させてしまう。

一方、各サブプロセッサは、他のサブプロセッサと共通
にメインプロセッサに接続されたメモリへの書き込みを
行うため、サブプロセッサ間のメモリアクセスの調停が
必要であり、サブプロセッサの処理効率を低下させてし
まう。その上、前記調停期間及びデータ書き込み期間は
、メインプロセッサの処理を停止させてしまい、メイン
プロセッサ上の処理効率を、さらに低下させてしまう等
種々の課題があった。

本発明の目的は、これらの課題を解決した並列演算装置
を提供することにある。

〔課題を解決するための手段〕

本発明によれば、複数のプロセッサを用いて演算を並行
して実行する並列計算機システムにおいて、前記複数の
プロセッサがそれぞれ演算終了を示す終了信号を備える
とともに、第一のプロセッサユニットの演算終了を示す
終了信号と第二のプロセッサユニットの演算終了を示す
終了信号との論理積をとり、その結果を出力する第一の
アンドケートと、第に−１のアンドゲート出力と第に＋
１のプロセッサユニットの演算終了を示す終了信号との
論理積をとり、その結果を出力する第にのアンドゲート
と、第Ｎ−２のアンドゲート出力と最終段である第Ｎの
プロセッサユニットの演算終了を示す終了信号との論理
積をとり、その結果を出力する第Ｎ−１のアンドゲート
とを含むことを特徴とする並列演算装置が得られる。

〔作用〕

本発明に従う並列演算装置の原理作用について、図面を
用いて説明する。

第１図は本発明の原理作用を示すブロック図である。

本発明は、複数のプロセッサＰＵ１１１．ＰＵ２１２・
・・・・・ＰＵＫ　　１５．ＰＵｘ−＋　　１６．　　
・・・・・・ＰＵＮ１９を用いて演算を並行して実行す
る並列計算機システムの構成に関するものである。

本発明に従う前記複数のプロセッサは、それぞれ演算終
了を示す終了信号２１，２２．・・・・・・２５゜２６
、・・・・・・２９を備えている。各プロセッサは処理
が終わると、当該終了信゛号をアクティブにする。

但し、ここでは説明の便宜上、正論理を用いることとし
、アクティブであるとは、論理レベルが１またはＨであ
ることとする。

前記複数プロセッサの内、第１のプロセッサユニット１
１の演算終了を示す終了信号２１と第２のプロセッサユ
ニット１２の演算終了を示す終了信号２２とは第１のア
ンドゲート１により論理績がとられ、その結果が第１の
アンドゲート出力３１として出力される。一般的に、第
に−１のアンドゲート出力３４と第に＋１のプロセッサ
ユニット１６の演算終了を示す終了信号２６とは第にの
アンドゲート５により論理積がとられ、その結果が第に
のアンドゲート出力３５として出力される。

最終段である第Ｎのプロセッサユニット１９の演算終了
を示す終了信号２９と第Ｎ−２のアンドゲート出力３７
とは第Ｎ−１のアンドゲート８により論理積がとられ、
その結果が前記複数の全プロセッサの終了信号３８とし
て出力される。

第１図に示す本発明の構成によれば、前記複数の全プロ
セッサの演算処理が終了した時点で、前記全プロセッサ
の終了信号３８がアクティブとなって出力される。この
ため、前記複数のプロセッサをサブプロセッサとし、別
に設けたメインプロセッサ間とのデータ授受により、並
列処理を実現するシステムに応用した場合、前記終了信
号３８を用いて全サブプロセッサが演算処理を終了した
ことを検出することができる。

〔実施例〕

本発明の具体的な実施例について、図面を用いて説明す
る。

第２図は本発明の一実施例を示すブロック図である。図
において、複数のサブプロセッサＰＵ１１１、ＰＵ２１
２・・・・・・ＰＵＸ　１５．Ｐｕｇ＋ｘ　１６゜・・
・・・・ＰＵＮ１９がメインプロセッサＰｔＪｏ１０と
並行して演算処理を実行する。

本実施例に示した並列演算装置において、複数のサブプ
ロセッサは、それぞれ演算終了を示す終了信号２１．２
２．・・・・・・２５．２６．・・・・・・２９を備え
ている。各プロセッサは処理が終わると、当該終了信号
をアクティブにする。

また、各プロセッサ毎に独立したデータメモリ５１．５
２，５５，５６．５９がそれぞれ接続されており、同時
に、データメモリ５１，５２゜５３．５５，５６．５９
は、メインプロセッサ１０とも接続されている。複数の
サブプロセッサＰＵ１〜Ｐ　Ｕ　Ｎを用いた並列演算処
理においては、まず、複数のサブプロセッサＰＵ、〜Ｐ
ＵＮが演算を終了していることをメインプロセッサｌｏ
が確認した後、各サブプロセッサ毎に接続されたデータ
メモリに、演算に必要なデータが分配される。各サブプ
ロセッサは、当該データメモリにデータが書き込まれた
ことを検出すると、あらかじめサブプロセッサ毎に指定
された演算処理を実行する。

演算を終了すると、当該終了信号２１〜２９をアクティ
ブとし、メインプロセッサ１０に演算終了を通知する。

メインプロセッサ１０が全サブプロセッサの演算終了を
検出すると、各プロセッサ毎のデータメモリ５１〜５９
から演算結果を収集する。

複数のサブプロセッサの内、第１のプロセッサユニット
１１の演算終了を示す終了信号２１と第２のプロセッサ
ユニット１２の演算終了を示す終了信号２２とは第１の
アンドゲート１により論理積がとられ、その結果が第１
のアンドゲート出力３１として出力される。

一般的に、第に−１のアンドゲート出力３４と第に＋１
のプロセッサユニット１６の演算終了を示す終了信号２
６とは第にのアンドゲート５により論理積がとられ、そ
の結果が第にのアンドゲート出力３５として出力される
。最終段である第ＮＮのプロセッサユニット１９の演算
終了を示す終了信号２９と第Ｎ−２のアンドゲート出力
３７とは第Ｎ−１のアンドゲート８により論理積がとら
れ、その結果が前記複数の全プロセッサの終了信号３８
として出力される。

第２図に示す本実施例によれば、複数の全サブプロセッ
サＰＵ、〜Ｐ　Ｕ　ｐｉの演算・処理が終了した時点で
、全サブプロセッサＰＵ、〜ＰＵＮの終了信号３８がア
クティブとなって出力される。この時、前記終了信号３
８をメインプロセッサ１０の割込入力に接続することに
より、メインプロセッサ１０が順次各サブプロセッサの
終了信号を確認することなしに全サブプロセッサの演算
終了を知ることができる。

図に示した構成によれば、各サブプロセッサは、他のプ
ロセッサと独立に終了フラグの出力を行うことができ、
サブプロセッサの処理効率の低下を避けることができる
。また、メインプロセッサは、割込がかかるまでサブプ
ロセッサの演算終了状況を定期的、かつ順次確認する必
要はなく、メインプロセッサの処理効率を低下させるこ
ともない。

以上の各ブロックの構成及び動作は、同業者に容易に類
推成しうるちのであり、さらに詳細な説明は省略する。

以上、本発明の実施例について正論理により論理積をと
る構成を用いて詳細に述べたが、本発明を負論理により
論理和をとる装置に適用することは容易である。また、
１台のメインプロセッサと複数台のサブプロセッサによ
り並列演算を行う装置の他、複数台のメインプロセッサ
を持つ装置への本発明の適用や、サブプロセッサとのデ
ータ授受をメインプロセッサが直接行わず、ＤＭＡ　（
ダイレクトメモリアクセス）装置によって行う並列演算
装置に対して適用するなど、本発明の適用形態を変更可
能であることは明らかである。

〔発明の効果〕

本発明によれば、複数のプロセッサがそれぞれ独立に演
算処理を終了したことを示す終了信号の出力を行うこと
が可能である。この時、他のプロセッサの動作を考慮す
る必要はなく、プロセッサ間のデータ出力に関する調停
作業も不要であるため、複数のプロセッサの処理効率を
低下させることはない。

また、複数のプロセッサのサブプロセッサとし、演算処
理全体の同期をとるメインプロセッサを別に設ける構成
において、全サブプロセッサの終了信号をメインプロセ
ッサの割込入力に接続することにより、メインプロセッ
サが順次各サブプロセッサの終了信号を確認することな
しに、全サブプロセッサの演算終了を知ることができる
。メインプロセッサは、割込がかかるまでサブプロセッ
サの演算終了状況を定期的、かつ、順次確認する必要は
なく、メインプロセッサの処理効率を低下させることも
ない。さらに、各サブプロセッサが終了信号を書き込む
ため、メインプロセッサ上のメモリにアクセスすること
もないため、メインプロセッサ上で行われている処理が
中断されることもない。

必要となるハードウェア規模の観点からは、例として、
各サブプロセッサをそれぞれ一枚のプリント基板として
構成することを想定した場合、終了信号を基板毎に伝達
するために、第に番目のサブプロセッサ基板に必要な信
号線としては、第に一１番目のサブプロセッサ基板から
出力される終了信号を入力する入力線と、第に番目以前
のサブプロセッサ基板がすべて演算を終了したことを示
す終了信号出力線２本のみ用意すれば十分である。また
、サブプロセッサの最終段とメインプロセッサとは、全
サブプロセッサの処理が終了したことを示す終了信号線
１本のみ必要である。

従って、本発明によれば、簡単な装置構成によって前記
効果を持つ並列演算装置が得られ前記従来の課題を解決
した並列演算装置が得られる。

３４．３５，３７．３８・・・アンドゲート出力、５１
．５２，５５，５６．５９・・・データメモリ。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサを用いて演算を並行して実行する並列
   計算機システムにおいて、前記複数のプロセッサがそれ
   ぞれ演算終了を示す終了信号を備えるとともに、第一の
   プロセッサユニットの演算終了を示す終了信号と第二の
   プロセッサユニットの演算終了を示す終了信号との論理
   積をとり、その結果を出力する第一のアンドゲートと、
   第ｋ−１のアンドゲート出力と第ｋ＋１のプロセッサユ
   ニットの演算終了を示す終了信号との論理積をとり、そ
   の結果を出力する第ｋのアンドゲートと、第Ｎ−２のア
   ンドゲート出力と最終段である第Ｎのプロセッサユニッ
   トの演算終了を示す終了信号との論理積をとり、その結
   果を出力する第Ｎ−１のアンドゲートとを含むことを特
   徴とする並列演算装置。