JPS5924364A - プロセス同期回路 - Google Patents
プロセス同期回路Info
- Publication number
- JPS5924364A JPS5924364A JP57133430A JP13343082A JPS5924364A JP S5924364 A JPS5924364 A JP S5924364A JP 57133430 A JP57133430 A JP 57133430A JP 13343082 A JP13343082 A JP 13343082A JP S5924364 A JPS5924364 A JP S5924364A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal line
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数個のプロセッサから構成されるマルチプロ
セッサシステムにおける各プロセッサで実行されるタス
ク間の同期調整゛または単一プロセ） ツサでも複数のタスクが存在するマルチタスクシステム
のタスク間の同期調整を行なうプロセス同期回路に関す
るものである。
セッサシステムにおける各プロセッサで実行されるタス
ク間の同期調整゛または単一プロセ） ツサでも複数のタスクが存在するマルチタスクシステム
のタスク間の同期調整を行なうプロセス同期回路に関す
るものである。
ｌ１ｉｒ来より複数のプロセッサを接続し、１つの大き
なジョブをいくつかの独立し１こタスクに分解し、それ
ぞれのタスクを各プロセッサが実行し、全体としての処
理能力全向上させる試みが行なわれている。特に近年マ
イクロコンピュータが安価になったことにより、安価に
マルチプロセッサ全構成することが可能になってきた。
なジョブをいくつかの独立し１こタスクに分解し、それ
ぞれのタスクを各プロセッサが実行し、全体としての処
理能力全向上させる試みが行なわれている。特に近年マ
イクロコンピュータが安価になったことにより、安価に
マルチプロセッサ全構成することが可能になってきた。
第１図は上述したマルチフロセッサのブロック図である
。システム管理プロセッサ４が複数の実行プロセッサ１
〜３に対し起動信号Ｓ ＴＲＴを出力すると、谷プロセ
ッサ１〜３においてタスクが起動され、それぞれ独立に
処理を開始する。各プロセッサ１〜３は自らのタスクを
終了すると終了信号ｅｉｋ出力する。
。システム管理プロセッサ４が複数の実行プロセッサ１
〜３に対し起動信号Ｓ ＴＲＴを出力すると、谷プロセ
ッサ１〜３においてタスクが起動され、それぞれ独立に
処理を開始する。各プロセッサ１〜３は自らのタスクを
終了すると終了信号ｅｉｋ出力する。
各終了信号ｅ、〜ｅｎはアンド回路５〜７にディジーチ
ェーン状に接続され、すべてのｅｉがアクティブになっ
た時点でＥＮＤ信号がアクティブになり、管理プロセッ
サ４に対して実行プロセッサ１〜３の全ての処理が完了
したことを通知する。そして管理プロセッサ４はＥＮＤ
信号を入力すると処理結果の転送と共に次の処理用のデ
ータ環境を設定し、再び実行プロセッサに対し起動信号
５ＴＨＴを出力する。なおズロセッザ度の通信は共通バ
ヌ８、共有メモリ９を介して行なわれる。
ェーン状に接続され、すべてのｅｉがアクティブになっ
た時点でＥＮＤ信号がアクティブになり、管理プロセッ
サ４に対して実行プロセッサ１〜３の全ての処理が完了
したことを通知する。そして管理プロセッサ４はＥＮＤ
信号を入力すると処理結果の転送と共に次の処理用のデ
ータ環境を設定し、再び実行プロセッサに対し起動信号
５ＴＨＴを出力する。なおズロセッザ度の通信は共通バ
ヌ８、共有メモリ９を介して行なわれる。
以上の例では複数個のタスクを同時処理させることは可
能であるが、実行プロセッサを一度起動すると、全ての
処理が終了するのを待って管理プロセッサ４が管理処理
を再開するという形式であり、その様子は第２図に示さ
れるようなものとなる。また各プロセッサからの終了信
号ｅｌがらＥＮＤ信号を生成するためのアンド回路５〜
７への接続関係を変更してタスクの並列関係を変えるこ
とＦｉ可能であるが、その並列関係はハードウェアによ
り固定化されてしまう。このことは次に述べるデータ７
０−型計算機に対して効率よく対応できないことを意味
する。
能であるが、実行プロセッサを一度起動すると、全ての
処理が終了するのを待って管理プロセッサ４が管理処理
を再開するという形式であり、その様子は第２図に示さ
れるようなものとなる。また各プロセッサからの終了信
号ｅｌがらＥＮＤ信号を生成するためのアンド回路５〜
７への接続関係を変更してタスクの並列関係を変えるこ
とＦｉ可能であるが、その並列関係はハードウェアによ
り固定化されてしまう。このことは次に述べるデータ７
０−型計算機に対して効率よく対応できないことを意味
する。
すなわち第３図に示すようｅこ、（一般的にデータフロ
ー型旧舅磯では処理の単位をタスクとせず、演算単位と
することが多いがことではタスク単位として説明する。
ー型旧舅磯では処理の単位をタスクとせず、演算単位と
することが多いがことではタスク単位として説明する。
）タスクｊを起動するためにはタスク１１〜１にの全て
が終了していなければならないと一ノ゛ると、タスクｉ
１〜ｉｋのそれぞれの夕２゜りは処理全終了するとタス
クｉに対し、終了信号（以下１・−クン（Ｔｏｋｅｎ）
と称する。）を出力する。タスクＪけタスク１１〜１に
のすべてのトーク／がそろった時点で起動（以下発火（
Ｆｉｒｉｎｇ）と称する）される。たとえばタスク２は
処理を終了すると処理結果データと共にプロセス４と７
に対してトークンを送出する。タスク２からトークンが
送出されたタスク７はタスク２とタスク５とからのトー
クンがそろった時点で発火し処理を開始することになる
。以上のようにデータフロー型側算機では並列処理の可
能性を生かし、それぞれの処理単位（タスク）を独立し
たプロセッサに実行させることにより大幅な実行速度の
向上が可能になる。しかしながらここで各種の異なる処
理に対応するためには処理の内容により各タスクの割伺
けと各タスク間接続が動的に変更できなければならない
。
が終了していなければならないと一ノ゛ると、タスクｉ
１〜ｉｋのそれぞれの夕２゜りは処理全終了するとタス
クｉに対し、終了信号（以下１・−クン（Ｔｏｋｅｎ）
と称する。）を出力する。タスクＪけタスク１１〜１に
のすべてのトーク／がそろった時点で起動（以下発火（
Ｆｉｒｉｎｇ）と称する）される。たとえばタスク２は
処理を終了すると処理結果データと共にプロセス４と７
に対してトークンを送出する。タスク２からトークンが
送出されたタスク７はタスク２とタスク５とからのトー
クンがそろった時点で発火し処理を開始することになる
。以上のようにデータフロー型側算機では並列処理の可
能性を生かし、それぞれの処理単位（タスク）を独立し
たプロセッサに実行させることにより大幅な実行速度の
向上が可能になる。しかしながらここで各種の異なる処
理に対応するためには処理の内容により各タスクの割伺
けと各タスク間接続が動的に変更できなければならない
。
本発明は上記要求に鑑み、複数の並列動作可能なタスク
全複数のプロセッサに割当て、タスク間（プロセス間）
の同期をとりながら処理をすすめるようなマルチプロセ
ッサシステムに対し、タスク間（プロセス間）の接続関
係を動的に変更可能とすることにより、プロゲラ−の実
行処理の向上を言１ったプロセス周期回路を提供するも
のである。
全複数のプロセッサに割当て、タスク間（プロセス間）
の同期をとりながら処理をすすめるようなマルチプロセ
ッサシステムに対し、タスク間（プロセス間）の接続関
係を動的に変更可能とすることにより、プロゲラ−の実
行処理の向上を言１ったプロセス周期回路を提供するも
のである。
以下、図面を参照しながら本発明の一実施例について説
明する。
明する。
本発明の一実施例におけるプロセス同期回路の全体構成
で、ここでＴＫＮｉはプロセッサｉの処理が終了したこ
とを知らせるプロセスｉ終了信号。
で、ここでＴＫＮｉはプロセッサｉの処理が終了したこ
とを知らせるプロセスｉ終了信号。
ｋｌ ＤＹ ｉはプロセッサｉによって次に起動される
べきプロセンサの全てが受付可能状態、すなわち”ｒＫ
Ｎｉｉ入力できる状態かを示すプロセスｉ次段状態信号
、ＦＩＲＥｊはプロセッサｊＫ対する発火（起動）信号
、またＲＧは各フロセッサ間の接続関係を登録するため
の登録制御信号である。プロセス同期回路はｎＸｎのマ
トリックス状に配置されたブロック要素から構成され、
その（’ＩＩ）のブロック要素（但し、ｉｊ＋ｉ）を第
５図に（ｉ、Ｈのブロック要素を第６図に示す。
べきプロセンサの全てが受付可能状態、すなわち”ｒＫ
Ｎｉｉ入力できる状態かを示すプロセスｉ次段状態信号
、ＦＩＲＥｊはプロセッサｊＫ対する発火（起動）信号
、またＲＧは各フロセッサ間の接続関係を登録するため
の登録制御信号である。プロセス同期回路はｎＸｎのマ
トリックス状に配置されたブロック要素から構成され、
その（’ＩＩ）のブロック要素（但し、ｉｊ＋ｉ）を第
５図に（ｉ、Ｈのブロック要素を第６図に示す。
まずプロセスｊの起動要因上なるプロセ、ス、すなわち
各フロセッサ間の接続関係を登録する過程ｆｆ：第６図
をもとに説明する。登録制御信号ＲＧはバッファ２３全
通して各出力プロセッサｊに対応する３状弗バツフア２
５の３状態制御入力および２人カアンド回路２６の入力
に接続されている。
各フロセッサ間の接続関係を登録する過程ｆｆ：第６図
をもとに説明する。登録制御信号ＲＧはバッファ２３全
通して各出力プロセッサｊに対応する３状弗バツフア２
５の３状態制御入力および２人カアンド回路２６の入力
に接続されている。
登録制御線ＲＧがＯＮになると３状態バツフア２６の出
力は高インピーダンス状態になシ、プロ七スｊ発火信号
線ＦＩＲＥｊ’ｉプロセスｊの登録選択入力信号線とし
て用い、アンド回路２６にゲートされてｒｑｊとしてプ
ロセスｊに対応する入力プロセス１（ｉ＝１〜ｎ）の起
動要因記憶クリップフロップ１１のデータ取込みタイミ
ング入力端子に供給される。またフリップフロップ１１
のデータ入力端子にはプロセスｉ終了信号線ＴＫＮｉが
バッファ２０’（Ｈ介してｔｋｎ工として接続されてい
る。
力は高インピーダンス状態になシ、プロ七スｊ発火信号
線ＦＩＲＥｊ’ｉプロセスｊの登録選択入力信号線とし
て用い、アンド回路２６にゲートされてｒｑｊとしてプ
ロセスｊに対応する入力プロセス１（ｉ＝１〜ｎ）の起
動要因記憶クリップフロップ１１のデータ取込みタイミ
ング入力端子に供給される。またフリップフロップ１１
のデータ入力端子にはプロセスｉ終了信号線ＴＫＮｉが
バッファ２０’（Ｈ介してｔｋｎ工として接続されてい
る。
すなわち登録制御線ＲＧ′ｆ：ＯＮにし、プロセスｉの
起動要因となる入力プロセスｉに対応するプロセスｉ終
了信号線ＴＫＮ ｉ ｆｆ：ＯＮ 、そうでないものを
ＯＦＦとしておき、プロセスｊ発火信号ＭＦＦＩＲＥｊ
にプロセスｊ登録選択入力信号とし−ＱＮにするとプロ
セスｊに対する起動要因記憶フリップフロップ１２に接
続関係がセットされる。以上の課程をｊ＝１〜ｎまで採
返えして全てのプロセスの相互接続関係を登録すること
ができる。たとえば第３図に示すプロセス相互関係は第
７図に示すように整理され、プロセス」に対する起動要
因情報は大枠部３０のようになり、これらの）くターン
がＴＫＮｉから供給されることになる。また起動要因を
登録した時には、起動要求記憶フリッグ７０ツブ１２の
内容をリセットするため、データ取込みタイミング信号
ｒｑｊはＯＲ回路１７を通して起動要求記憶ノリツブフ
ロップのリセット端子に接続される。以上のようにして
プロセス間の接、続開係の登録が終了する。
起動要因となる入力プロセスｉに対応するプロセスｉ終
了信号線ＴＫＮ ｉ ｆｆ：ＯＮ 、そうでないものを
ＯＦＦとしておき、プロセスｊ発火信号ＭＦＦＩＲＥｊ
にプロセスｊ登録選択入力信号とし−ＱＮにするとプロ
セスｊに対する起動要因記憶フリップフロップ１２に接
続関係がセットされる。以上の課程をｊ＝１〜ｎまで採
返えして全てのプロセスの相互接続関係を登録すること
ができる。たとえば第３図に示すプロセス相互関係は第
７図に示すように整理され、プロセス」に対する起動要
因情報は大枠部３０のようになり、これらの）くターン
がＴＫＮｉから供給されることになる。また起動要因を
登録した時には、起動要求記憶フリッグ７０ツブ１２の
内容をリセットするため、データ取込みタイミング信号
ｒｑｊはＯＲ回路１７を通して起動要求記憶ノリツブフ
ロップのリセット端子に接続される。以上のようにして
プロセス間の接、続開係の登録が終了する。
次にプロセスｊに対する起動要因が致着し、全てそろっ
た時点でプロセスｊが発火される課程について述べる。
た時点でプロセスｊが発火される課程について述べる。
登録制御信号ＲＧ（ｒｉＯＦＦとするプロセスｉが終了
するとプロセスｉ終了信号線Ｔ Ｋ Ｎ ｉがＯＮとし
てプロセスｉに対応するすべのプロセス起動要求フリッ
プ７０ノグ１２をセントする。プロセス起動要因７リツ
プフロソプ１１セット状態の時にプロセス起動要求７リ
ツプフロソグ１２がセット状態になるとＡＮＤ回路１３
のＵｊ力ｔ／′１ＯＦＦとなり、駆動トランジスタ１４
はＯＦＦ状態にうつる。プロセス起動要因フリップフロ
ツノ１１がす七ット状態時は駆動トランジスタ１４は常
にＯＦＦ状態である。駆動トランジスタ１４はプルアッ
プトランジスタ２４によりワイヤー）ＯＲされており、
プロセスｊに対する発火信号線ｆｉｒｅｊ に接続され
た全ての駆動トランジスタ１４がＯＦＦ状態になると初
めて（ｉｒｅｊはＯＮとなり、３状態バツフア２５を介
してプロセスｊに対する発火信号ＦＩＲＥｊをＯＮにす
る。なおあるプロセスが自らのプロセスを起動すること
がないためブロック１３については以上の機構は不要と
なる。（第６図） プロセス」が終了した場合、プロセスＪに起動要求を出
したプロセス起動要求フリップフロップをリセットして
おく必要がある。第６図に示すようにプロセス終了信号
線ｔｋｎｊはブロックｊｊてリセット信号線ｒｓｔｊに
接続され、この信号によりプロセス」の起動要求を出し
ていたプロセス起動要求フリップフロップはすべてリセ
ットされる。
するとプロセスｉ終了信号線Ｔ Ｋ Ｎ ｉがＯＮとし
てプロセスｉに対応するすべのプロセス起動要求フリッ
プ７０ノグ１２をセントする。プロセス起動要因７リツ
プフロソプ１１セット状態の時にプロセス起動要求７リ
ツプフロソグ１２がセット状態になるとＡＮＤ回路１３
のＵｊ力ｔ／′１ＯＦＦとなり、駆動トランジスタ１４
はＯＦＦ状態にうつる。プロセス起動要因フリップフロ
ツノ１１がす七ット状態時は駆動トランジスタ１４は常
にＯＦＦ状態である。駆動トランジスタ１４はプルアッ
プトランジスタ２４によりワイヤー）ＯＲされており、
プロセスｊに対する発火信号線ｆｉｒｅｊ に接続され
た全ての駆動トランジスタ１４がＯＦＦ状態になると初
めて（ｉｒｅｊはＯＮとなり、３状態バツフア２５を介
してプロセスｊに対する発火信号ＦＩＲＥｊをＯＮにす
る。なおあるプロセスが自らのプロセスを起動すること
がないためブロック１３については以上の機構は不要と
なる。（第６図） プロセス」が終了した場合、プロセスＪに起動要求を出
したプロセス起動要求フリップフロップをリセットして
おく必要がある。第６図に示すようにプロセス終了信号
線ｔｋｎｊはブロックｊｊてリセット信号線ｒｓｔｊに
接続され、この信号によりプロセス」の起動要求を出し
ていたプロセス起動要求フリップフロップはすべてリセ
ットされる。
プロセスｉ終了信号を出すためには、以前にプロセスｉ
が起動したプロセスが全て完了した状態でなければなら
ない。プロセス起動要因フリップ７０ツブ１１がセット
状態の時にプロセス起動要求フリップフロップ１２がリ
セット状態になるとＡＮＤ回路１５出力はＯＦＦとなり
、駆動トランジスタ１６はＯＦＦ状態にうつる。一方プ
ロセス起動要因フリップ７０ツブ１１がリセット状態時
は駆動トランジスタ１６は常にＯＦＦ状態である。
が起動したプロセスが全て完了した状態でなければなら
ない。プロセス起動要因フリップ７０ツブ１１がセット
状態の時にプロセス起動要求フリップフロップ１２がリ
セット状態になるとＡＮＤ回路１５出力はＯＦＦとなり
、駆動トランジスタ１６はＯＦＦ状態にうつる。一方プ
ロセス起動要因フリップ７０ツブ１１がリセット状態時
は駆動トランジスタ１６は常にＯＦＦ状態である。
駆動トランジスタ１６はプルアップトランジスタ２２に
よりワイヤーＦＯＲされており、プロセスｉに対するす
べての駆動トランジスタ１６がＯＦＦ状幅になると初め
てプロセスｌに対する次段状態信号ＲＤＹｉｉバッファ
２１を介して出力する。
よりワイヤーＦＯＲされており、プロセスｉに対するす
べての駆動トランジスタ１６がＯＦＦ状幅になると初め
てプロセスｌに対する次段状態信号ＲＤＹｉｉバッファ
２１を介して出力する。
次に本発明の一実施例におけるプロセス同期回ｍｔ、マ
ルチプロセッサシステムに通用した際の実施例を第８図
に示す。なお第４図に示したプロセス同期回路は４０で
ある。
ルチプロセッサシステムに通用した際の実施例を第８図
に示す。なお第４図に示したプロセス同期回路は４０で
ある。
各プロセッサ４１〜４３は処理を終ｒするとプロセス次
段状態信号線ＲＤＹｉがＯＮ状態であれば出力データを
共有メモリ４５にセットし終了信号０１〜ｅｎヲそれぞ
れ非同期に出力する。プロセス次段状態信号線）ＬＤＹ
ｉがＯＮ状態であるのでアンド回路４４ｉｉ介してプロ
セス！終ｒ信号ＴＫＮｉがプロセス同期回路に供給され
る。またプロセスを起動するに必要な前段プロセスがす
べてそろうとＦＩＲＥｊがＯＮとなシプロセッサｊが起
動される。ちなみにプロセッサ間の通信は共有メモリ４
５を介して行なわれる。
段状態信号線ＲＤＹｉがＯＮ状態であれば出力データを
共有メモリ４５にセットし終了信号０１〜ｅｎヲそれぞ
れ非同期に出力する。プロセス次段状態信号線）ＬＤＹ
ｉがＯＮ状態であるのでアンド回路４４ｉｉ介してプロ
セス！終ｒ信号ＴＫＮｉがプロセス同期回路に供給され
る。またプロセスを起動するに必要な前段プロセスがす
べてそろうとＦＩＲＥｊがＯＮとなシプロセッサｊが起
動される。ちなみにプロセッサ間の通信は共有メモリ４
５を介して行なわれる。
なお本実施例のプロセス同期回路は単一のプロセッサに
複数のタスクを時分割に実行するマルチタスクシステム
に対し又も割込み機能を利用して適用することができる
。
複数のタスクを時分割に実行するマルチタスクシステム
に対し又も割込み機能を利用して適用することができる
。
以上に述べたように本発明はプログラムの並列実行可能
性を生かし、それぞれの処理単位全独立した複数のプロ
セッサに実行させるマルチプロセッサシステムに対し、
各プロセッサの起動順序を固定化せず動的に変更できる
ように構成することにより、各種の異なった処理に対応
でき、プログラムの並列実行可能性を常に最大限に活用
し、大幅な実行速度の向上が可能となり、その工業的価
値は大なるものがある。
性を生かし、それぞれの処理単位全独立した複数のプロ
セッサに実行させるマルチプロセッサシステムに対し、
各プロセッサの起動順序を固定化せず動的に変更できる
ように構成することにより、各種の異なった処理に対応
でき、プログラムの並列実行可能性を常に最大限に活用
し、大幅な実行速度の向上が可能となり、その工業的価
値は大なるものがある。
第１図は従来のマルチプロセッサにおける同期回路のブ
ロック図、第２図は第１図の同期回路の処理を示す図、
第３図はデータフロー型側算機における処理を示す図、
第４図〜第５図は本発明の−実施例におけるプロセス同
期回路のブロック図、第７図は同プロセス同期回路の処
Ｊｌｊ ｉ示した図、第８図は本発明の一実施例におけ
るプロセス同期回路の使用例を示したブロック図である
。 １２・・・・・プロセス起動要求記憶フリップフロップ
ｉｊ、１３・・−・・プロセス起動要因記憶フリップフ
ロップｉｊ、２５・・・・３状態バツフア、２６・ ・
２人カアンド回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２因 第３図 第４図 第 ７ 図 第８図 ５ 手続補正書（方式） 昭和５７年１１月ダトー 特許庁長官殿 １事件の表示 昭和６７年特許願第１３３４３０号 ２発明の名称 プロセス同期回路 ３補正をする者 事件との関係 特 許 出 願 大
佐 所 大阪府門真市大字門真１００６番地名 称
（５８２）松下電器産業株式会社代表者 山
下 俊 彦 ４代理人 〒５７１ 住 所 大阪府門真市大字門真１００６番地松下電器
産業株式会社内 ６、補正の内容 明細書第１４頁第４行の１ブロック図、」を「ブロック
図、第６図は同回路のブロック要素を示した図、」に補
正します。
ロック図、第２図は第１図の同期回路の処理を示す図、
第３図はデータフロー型側算機における処理を示す図、
第４図〜第５図は本発明の−実施例におけるプロセス同
期回路のブロック図、第７図は同プロセス同期回路の処
Ｊｌｊ ｉ示した図、第８図は本発明の一実施例におけ
るプロセス同期回路の使用例を示したブロック図である
。 １２・・・・・プロセス起動要求記憶フリップフロップ
ｉｊ、１３・・−・・プロセス起動要因記憶フリップフ
ロップｉｊ、２５・・・・３状態バツフア、２６・ ・
２人カアンド回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２因 第３図 第４図 第 ７ 図 第８図 ５ 手続補正書（方式） 昭和５７年１１月ダトー 特許庁長官殿 １事件の表示 昭和６７年特許願第１３３４３０号 ２発明の名称 プロセス同期回路 ３補正をする者 事件との関係 特 許 出 願 大
佐 所 大阪府門真市大字門真１００６番地名 称
（５８２）松下電器産業株式会社代表者 山
下 俊 彦 ４代理人 〒５７１ 住 所 大阪府門真市大字門真１００６番地松下電器
産業株式会社内 ６、補正の内容 明細書第１４頁第４行の１ブロック図、」を「ブロック
図、第６図は同回路のブロック要素を示した図、」に補
正します。
Claims (4)
- （１） マルチプロセッサあるいはマルチタスクシス
テム内に存在する複数個のプロセスのうちプロセスｊの
起動要因となるプロセスを登録する各入力プロセスごと
に設けられた第１のフリップフロップと、プロセスｉ終
了信号によりリセットされ、プロセスｊ（但し、ｉキ３
）終了信号によりリセットされる記動情報を記憶する各
出力プロセスことに設けられた第２のノリツブフロッグ
と、上記第１．第２のフリップフロッグの出力を入力と
する２人力ＡＮＤ回路と、上記ＡＮＤ回路の出力を、駆
動トランジスタの入力とし、プロセスＪの起動要因とな
るプロセスに対応するすへての第２のノリツブノロツブ
がセットされた時点でプロセスｊへの発火信号を出力す
るワイヤードＯＲ回路とを具備するプロセス同期回路。 - （２） プロセスｊの起動要因となるプロセスを登録
する手段が、登録制御信号線ＯＦＦ時には発火信号を外
部に出力しＯＮ時には高インピーダンス状態となり入力
可能となる３状態バツフアと、上記登録制御信号線ＯＮ
時には発火信号７０ツブの取込みタイミング入力端子に
供給するＡＮＤ回路とを有し、プロセス終了信号線全第
１の７リツプフロソプのデータ入力端子に接続し、登録
時にはこのプロセス終ｒ信号線に起動要因プロセス登録
データを送出するようにしたことを特徴とする特８′「
請求の範囲第１項記載のプロセス同期回路。 - （３） マルチプロセッサあるいはマルチタスクシス
テム内に存在する複数個のプロセスのウチプロセスＪの
起動要因となるプロセス全登録する手段を有する各入力
プロセスごとに設けられた第１のフリップフロップと、
プロセスｉ終了信号によりセットされ、プロセスｊ（但
し、”’Ｆｊ）終了信号によりリセットされる起動要求
情報を記憶する各出力プロセスごとに設けられた第２の
７リツプフロノプと、上記第１．第２のフリップ７０ツ
ブの出力を入力とする第１の２人力ＡＮＤ回路と、上記
第１のＡＮＤ回路の出力を第１の駆動トランジスタの入
力とし、プロセスｉの起動要因となるプロセスに対応す
るすべての第２のクリップフロップがセットされた時点
でプロセスｊへの発火信号を出力する第１のワイヤード
ＯＲ回路と、上記２種のフリップフロップの出力を入力
とする第２の２人力ＡＮＤ回路と、上記２人力ＡＮＤ回
路の出力を第２の駆動トランジスタの入力とし、プロセ
２１が起動要求したプロセスに対応するすべての第２の
クリップフロップがリセットされた時点てプロセスｉへ
のレディ信号全出力する第２のワイヤードＯＲ回路から
構成されることを特徴とするプロセス同期回路。 - （４） プロセスｊの起動要因となるプロセスを登録
する手段が、登録制御信号線ＯＦＦ時には発火信号を外
部に出力しＯＮ時には高インピーダンス状態となり入力
可能となる３状態バツフアと、上記登録制御信号線ＯＮ
時には発火信号線から入力された登録選択信号を第１の
クリップフロップの取込みタイミング入力端子に供給す
るＡＮＤ回路と全有し、プロセス終了信号線を第１のフ
リップ７０ツブのデータ入力端子に接続し、登録時には
このプ０−１！ス終了信号線に起動要因プロセス登録デ
ータを送出するようにした特許請求の範囲第３項記載の
プロセス同期Ｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133430A JPS5924364A (ja) | 1982-07-29 | 1982-07-29 | プロセス同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133430A JPS5924364A (ja) | 1982-07-29 | 1982-07-29 | プロセス同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5924364A true JPS5924364A (ja) | 1984-02-08 |
Family
ID=15104585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133430A Pending JPS5924364A (ja) | 1982-07-29 | 1982-07-29 | プロセス同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924364A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118479A (ja) * | 1985-11-19 | 1987-05-29 | Sony Corp | 情報処理システム |
| JPH02114361A (ja) * | 1988-10-24 | 1990-04-26 | Nec Corp | 並列演算装置 |
| JPH02164216A (ja) * | 1988-12-15 | 1990-06-25 | Toshiba Corp | デジタル形保護継電装置 |
-
1982
- 1982-07-29 JP JP57133430A patent/JPS5924364A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118479A (ja) * | 1985-11-19 | 1987-05-29 | Sony Corp | 情報処理システム |
| JPH02114361A (ja) * | 1988-10-24 | 1990-04-26 | Nec Corp | 並列演算装置 |
| JPH02164216A (ja) * | 1988-12-15 | 1990-06-25 | Toshiba Corp | デジタル形保護継電装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4038644A (en) | Destination selection apparatus for a bus oriented computer system | |
| JPS6252345B2 (ja) | ||
| US5210828A (en) | Multiprocessing system with interprocessor communications facility | |
| JPH05250305A (ja) | データ転送制御方式 | |
| US4764865A (en) | Circuit for allocating memory cycles to two processors that share memory | |
| AU603876B2 (en) | Multiple i/o bus virtual broadcast of programmed i/o instructions | |
| JPH02176850A (ja) | プロセッサ間の命令転送を最適化する方法及び装置 | |
| JPS5924364A (ja) | プロセス同期回路 | |
| US4740910A (en) | Multiprocessor system | |
| EP0376003A2 (en) | Multiprocessing system with interprocessor communications facility | |
| JPH04286048A (ja) | 競合最小化プロセッサおよびシステム・バス・システム | |
| JPS6239792B2 (ja) | ||
| JPS63316133A (ja) | 演算処理装置 | |
| JP2508039B2 (ja) | ア−ビタ回路 | |
| JPH0318958A (ja) | マルチプロセッサシステム | |
| JPH0340169A (ja) | 多重プロセツサシステムおよび複数の処理装置を制御する方法 | |
| JPS6041786B2 (ja) | 割込制御システム | |
| JPH02166549A (ja) | 共有メモリ制御装置 | |
| JPS61166631A (ja) | マイクロプログラム制御処理方法 | |
| JPH027099B2 (ja) | ||
| JP2000067008A (ja) | マルチプロセッサシステム | |
| JPS6217777B2 (ja) | ||
| JPS6160161A (ja) | マルチプロセツサシステム | |
| JPS60117844A (ja) | プロセッサ間デ−タ伝送方式 | |
| JPS62217326A (ja) | 複数ｏｓ格納切替可能コンピユ−タ |