JP2508039B2 - ア−ビタ回路 - Google Patents
ア−ビタ回路Info
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- G06F13/14—Handling requests for interconnection or transfer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、非同期的に発生する複数の要求の競合を
裁定するアービタ回路に関するものである。
裁定するアービタ回路に関するものである。
互いに非同期的に動作する複数のデジタルサブシステ
ム（e.g.マルチプロセツサシステム）が一つの資源（e.
g.デイスク装置）を共有する場合、サブシステムからの
共有資源使用要求は、時間的にランダムに発生するの
で、この競合を裁定する必要がある。例えば、あるサブ
システムから共有資源使用要求があつた時、共有資源が
他のサブシステムによつて既に使用中であれば、使用終
了まで、その要求を待機させておく処理が必要であり、
このような競合裁定処理を行うのがアービタ回路であ
る。
ム（e.g.マルチプロセツサシステム）が一つの資源（e.
g.デイスク装置）を共有する場合、サブシステムからの
共有資源使用要求は、時間的にランダムに発生するの
で、この競合を裁定する必要がある。例えば、あるサブ
システムから共有資源使用要求があつた時、共有資源が
他のサブシステムによつて既に使用中であれば、使用終
了まで、その要求を待機させておく処理が必要であり、
このような競合裁定処理を行うのがアービタ回路であ
る。
第３図は、例えばISSCC85、DIGEST OF TECHNICAL PAP
ES（P45）に示された従来のアービタ回路である。信号R
EQ-A及びREQ-Bは、それぞれサブシステムからの要求を
表す信号であり、信号▲▼及び▲
▼は、それぞれ要求信号REQ-A及びREQ-Bの要求を承認し
たことを表す信号である。（1a）は要求信号REQ-Aと承
認信号▲▼を入力、承認信号▲▼
を出力とするNANDゲート、（1b）は、要求信号REQ-Bと
承認信号▲▼を入力、承認信号▲
▼を出力とするNANDゲートであり、NANDゲート（1a）
（1b）はRSフリツプフロツプを構成している。
ES（P45）に示された従来のアービタ回路である。信号R
EQ-A及びREQ-Bは、それぞれサブシステムからの要求を
表す信号であり、信号▲▼及び▲
▼は、それぞれ要求信号REQ-A及びREQ-Bの要求を承認し
たことを表す信号である。（1a）は要求信号REQ-Aと承
認信号▲▼を入力、承認信号▲▼
を出力とするNANDゲート、（1b）は、要求信号REQ-Bと
承認信号▲▼を入力、承認信号▲
▼を出力とするNANDゲートであり、NANDゲート（1a）
（1b）はRSフリツプフロツプを構成している。
第４図は、第３図の動作を説明するため第３図の回路
における各部のタイミング波形を示したものである。RE
Q-Aは要求信号REQ-Aの電圧波形、REQ-Bは要求信号REQ-B
の電圧波形、▲▼は承認信号▲▼
の電圧波形、▲▼は承認信号▲▼
の電圧波形であり、t0,t1,t2,t3,t4,t5,t6は、それぞれ
時刻を表す。
における各部のタイミング波形を示したものである。RE
Q-Aは要求信号REQ-Aの電圧波形、REQ-Bは要求信号REQ-B
の電圧波形、▲▼は承認信号▲▼
の電圧波形、▲▼は承認信号▲▼
の電圧波形であり、t0,t1,t2,t3,t4,t5,t6は、それぞれ
時刻を表す。
次に第３図に示す回路の動作を、第４図を参照して説
明する。要求信号REQ-A,REQ-Bからの要求がないつまり
両信号が“L"のとき、NANDゲート（1a）の一方の入力RE
Q-Aが“L"であるから、前記NANDゲート（1a）の出力▲
▼は他方の入力の状態にかかわらず“H"とな
り、同様にNANDゲート（1b）の出力▲▼も
“H"となる。承認番号はロー・アクテイブであるから、
▲▼，▲▼が共に“H"であること
は、承認をしていないことを意味する。（時刻t0）要求
信号REQ-Aが“H"となつて要求を行い、要求信号REQ-Bが
“L"で要求を行つていないとき、NANDゲート（1b）の出
力▲▼はREQ-Bが“L"であることから“H"と
なつて承認を行なわず、NANDゲート（1a）の出力▲
▼はREQ-Aが“H"、▲▼が“H"である
ことからか“L"となつて要求を承認する。（時刻t1）反
対に 要求信号REQ-Aが“L"となつて要求を行なわず、
要求信号REQ-Bが“H"となつて要求を行なつていると
き、NANDゲート（1a）の出力▲▼はREQ-Aが
“L"であることから“H"となつて承認を行なわず、NAND
ゲート（1b）の出力▲▼はREQ-Bが“H"、▲
▼が“H"であることから“L"となつて要求を
承認する。（時刻t2）要求信号REQ-Aが“H"REQ-Bが“L"
となりそれに応じて承認信号▲▼が“L"▲
▼が“H"となつた（時刻t3）後に、要求信号RE
Q-Bも要求を行なつてREQ-A,REQ-Bが共に“H"となつたと
き、NANDゲート（1a）の出力▲▼はREQ-Aが
“H"、▲▼が“H"であることから“L"のまま
であり、NANDゲート（1b）の出力ACK-BはREQ-Bが“H"、
▲▼が“L"であることから“H"のままであ
り、要求信号REQ-Bの要求は承認されない。（時刻t4）
しかし、要求信号REQ-Aの要求が終了してREQ-Aが“L"、
REQ-Bが“H"となると、NANDゲート（1a）の出力▲
▼はREQ-Aが“L"であることから“H"となつて承
認を終了し、NANDゲート（1b）の出力▲▼は
REQ-Bが“H"、▲▼が“H"であることから
“L"となり要求信号REQ-Bの要求が承認される。（時刻t
5） 〔発明が解決しようとする問題点〕 上記のような従来のアービタ回路において、要求信号
REQ-A,REQ-Bの要求が同時に起こつて共に“L"から“H"
に変化したときのことを考える。（時刻t6）変化の前、
つまりREQ-A,REQ-Bが共に“L"であつたときは、▲
▼，▲▼は共に“H"であつた。従つて
NANDゲート（1a）の出力▲▼はREQ-Aが
“H"、▲▼が“H"であることから“L"になろ
うとする。同様にNANDゲート（1b）の出力▲
▼はREQ-Bが“H"、▲▼が“H"であることか
ら“L"になろうとする。一方、REQ-A,REQ-Bび共に“H"
の場合、RSフリツプフロツプの性質より▲▼
と▲▼は互いに反転した値をとろうとする。
ゆえに、共に“H"から“L"へ変化しようとする▲
▼，▲▼は同時に相手を“L"から“H"に
変えようとする。このことにより承認信号▲
▼，▲▼は、共に“H"でも“L"でもない中間
電位になつてしまい、競合裁定の処理が行なえなくなる
可能性があるという問題点がある。
明する。要求信号REQ-A,REQ-Bからの要求がないつまり
両信号が“L"のとき、NANDゲート（1a）の一方の入力RE
Q-Aが“L"であるから、前記NANDゲート（1a）の出力▲
▼は他方の入力の状態にかかわらず“H"とな
り、同様にNANDゲート（1b）の出力▲▼も
“H"となる。承認番号はロー・アクテイブであるから、
▲▼，▲▼が共に“H"であること
は、承認をしていないことを意味する。（時刻t0）要求
信号REQ-Aが“H"となつて要求を行い、要求信号REQ-Bが
“L"で要求を行つていないとき、NANDゲート（1b）の出
力▲▼はREQ-Bが“L"であることから“H"と
なつて承認を行なわず、NANDゲート（1a）の出力▲
▼はREQ-Aが“H"、▲▼が“H"である
ことからか“L"となつて要求を承認する。（時刻t1）反
対に 要求信号REQ-Aが“L"となつて要求を行なわず、
要求信号REQ-Bが“H"となつて要求を行なつていると
き、NANDゲート（1a）の出力▲▼はREQ-Aが
“L"であることから“H"となつて承認を行なわず、NAND
ゲート（1b）の出力▲▼はREQ-Bが“H"、▲
▼が“H"であることから“L"となつて要求を
承認する。（時刻t2）要求信号REQ-Aが“H"REQ-Bが“L"
となりそれに応じて承認信号▲▼が“L"▲
▼が“H"となつた（時刻t3）後に、要求信号RE
Q-Bも要求を行なつてREQ-A,REQ-Bが共に“H"となつたと
き、NANDゲート（1a）の出力▲▼はREQ-Aが
“H"、▲▼が“H"であることから“L"のまま
であり、NANDゲート（1b）の出力ACK-BはREQ-Bが“H"、
▲▼が“L"であることから“H"のままであ
り、要求信号REQ-Bの要求は承認されない。（時刻t4）
しかし、要求信号REQ-Aの要求が終了してREQ-Aが“L"、
REQ-Bが“H"となると、NANDゲート（1a）の出力▲
▼はREQ-Aが“L"であることから“H"となつて承
認を終了し、NANDゲート（1b）の出力▲▼は
REQ-Bが“H"、▲▼が“H"であることから
“L"となり要求信号REQ-Bの要求が承認される。（時刻t
5） 〔発明が解決しようとする問題点〕 上記のような従来のアービタ回路において、要求信号
REQ-A,REQ-Bの要求が同時に起こつて共に“L"から“H"
に変化したときのことを考える。（時刻t6）変化の前、
つまりREQ-A,REQ-Bが共に“L"であつたときは、▲
▼，▲▼は共に“H"であつた。従つて
NANDゲート（1a）の出力▲▼はREQ-Aが
“H"、▲▼が“H"であることから“L"になろ
うとする。同様にNANDゲート（1b）の出力▲
▼はREQ-Bが“H"、▲▼が“H"であることか
ら“L"になろうとする。一方、REQ-A,REQ-Bび共に“H"
の場合、RSフリツプフロツプの性質より▲▼
と▲▼は互いに反転した値をとろうとする。
ゆえに、共に“H"から“L"へ変化しようとする▲
▼，▲▼は同時に相手を“L"から“H"に
変えようとする。このことにより承認信号▲
▼，▲▼は、共に“H"でも“L"でもない中間
電位になつてしまい、競合裁定の処理が行なえなくなる
可能性があるという問題点がある。
この発明は、かかる問題を解消するためになされたも
ので、第１及び第２の要求信号が同時に活性化しても、
競合裁定の処理が行なえるアービタ回路を得ることを目
的とする。
ので、第１及び第２の要求信号が同時に活性化しても、
競合裁定の処理が行なえるアービタ回路を得ることを目
的とする。
この発明に係るアービタ回路は、第１、及び第２の要
求信号入力端子と、第１及び第２の承認信号出力端子
と、RSフフリツプフロツプと、トランスフアーゲート
と、前記第１の要求信号入力端子が活性化された直後の
ある所定の期間のみ前記トランスフアーゲートをOFFす
る手段と、前記トランスフアーゲートの出力状態を保持
するラツチ回路と、信号遅延回路を備えたものである。
求信号入力端子と、第１及び第２の承認信号出力端子
と、RSフフリツプフロツプと、トランスフアーゲート
と、前記第１の要求信号入力端子が活性化された直後の
ある所定の期間のみ前記トランスフアーゲートをOFFす
る手段と、前記トランスフアーゲートの出力状態を保持
するラツチ回路と、信号遅延回路を備えたものである。
この発明においては、前記第１の要求信号入力端子が
活性化された直後のある所定の期間、前記トランスフア
ーゲートをOFFすることにより、前期第２の要求信号
が、前記トランスフアーゲートを通じて伝達することを
制御したもので、前記トランスフアーゲートがOFFして
いる期間が前記信号遅延回路の遅延時間よりも長いため
に、競合裁定処理が行なえなくなることを防止する。
活性化された直後のある所定の期間、前記トランスフア
ーゲートをOFFすることにより、前期第２の要求信号
が、前記トランスフアーゲートを通じて伝達することを
制御したもので、前記トランスフアーゲートがOFFして
いる期間が前記信号遅延回路の遅延時間よりも長いため
に、競合裁定処理が行なえなくなることを防止する。
第１図は、本発明によるアービタ回路の一実施例を示
す回路図である。第１図において第３図と同一符号のも
のは相当部分を示す。（1a）〜（1b）はRSフリツプフロ
ツプを構成する２入力NANDゲート、（2a）〜（2d）はイ
ンバータ、（3a），（3b）は遅延回路、（4a）〜（4e）
は接続端子、（５）はトランスフアーゲートであり、イ
ンバータ（2c）（2d）は、ラツチ回路を構成している。
す回路図である。第１図において第３図と同一符号のも
のは相当部分を示す。（1a）〜（1b）はRSフリツプフロ
ツプを構成する２入力NANDゲート、（2a）〜（2d）はイ
ンバータ、（3a），（3b）は遅延回路、（4a）〜（4e）
は接続端子、（５）はトランスフアーゲートであり、イ
ンバータ（2c）（2d）は、ラツチ回路を構成している。
第２図は、第１図の動作を説明するため第１図の回路
における各部のタイミング波形を示したものである。RE
Q-Aは要求信号REQ-Aの電圧波形、（4a）は接続端子（4
a）の電圧波形、（4b）は、接続端子（4b）の電圧波
形、REQ-Bは要求信号REQ-Bの電圧波形、（4c）は接続端
子（4c）の電圧波形、（4d）は接続端子（4d）の電圧波
形、（4e）はトランスフアーゲート（５）のゲート電圧
（4e）の電圧波形である。またta,tbはそれぞれ遅延回
路（3a），（3b）の遅延時間である。
における各部のタイミング波形を示したものである。RE
Q-Aは要求信号REQ-Aの電圧波形、（4a）は接続端子（4
a）の電圧波形、（4b）は、接続端子（4b）の電圧波
形、REQ-Bは要求信号REQ-Bの電圧波形、（4c）は接続端
子（4c）の電圧波形、（4d）は接続端子（4d）の電圧波
形、（4e）はトランスフアーゲート（５）のゲート電圧
（4e）の電圧波形である。またta,tbはそれぞれ遅延回
路（3a），（3b）の遅延時間である。
次に第１図に示す実施例の動作を第２図を参照して説
明する。要求信号REQ-Bが“L"から“H"に変化すると、
接続端子（4c）は、それから時間taだけ遅れて“L"から
“H"に変化する。接続端子（4d）は、さらにそれから時
間tbだけ遅れて“H"から“L"に変化する。したがつて
（4e）の電圧は要求信号REQ-Bが“L"からＨに変化した
時刻より時間ta＋tbの間だけ“L"になり、トランスフア
ーゲート（５）をOFFする。一方、要求信号REQ-Aが“L"
から“H"に変化すると、接続端子（4a）は“H"から“L"
に変化する。トランスフアーゲート（５）がONしている
場合は、接続端子（4a）の変化に応じて接続端子（4b）
が“L"から“H"に変化するのであるが、トランスフアー
ゲート（５）がOFFしている場合、接続端子（4b）は、
インバータ（2c），（2d）から構成されるラツチ回路に
より直前の状態のまま保持される。
明する。要求信号REQ-Bが“L"から“H"に変化すると、
接続端子（4c）は、それから時間taだけ遅れて“L"から
“H"に変化する。接続端子（4d）は、さらにそれから時
間tbだけ遅れて“H"から“L"に変化する。したがつて
（4e）の電圧は要求信号REQ-Bが“L"からＨに変化した
時刻より時間ta＋tbの間だけ“L"になり、トランスフア
ーゲート（５）をOFFする。一方、要求信号REQ-Aが“L"
から“H"に変化すると、接続端子（4a）は“H"から“L"
に変化する。トランスフアーゲート（５）がONしている
場合は、接続端子（4a）の変化に応じて接続端子（4b）
が“L"から“H"に変化するのであるが、トランスフアー
ゲート（５）がOFFしている場合、接続端子（4b）は、
インバータ（2c），（2d）から構成されるラツチ回路に
より直前の状態のまま保持される。
以上の説明より要求信号REQ-Bが“L"から“H"に変化
した時刻から時間ta＋tbの間は、接続端子（4b）の電圧
は変化することなく一定に保たれ、一方、接続端子（4
c）の電圧は、要求信号REQ-Bが“L"から“H"に変化した
時刻から、時間taだけ経過した時刻に変化する。ゆえに
接続端子（4b），（4c）が同時に“L"から“H"に変化す
ることはなく、承認信号▲▼，▲
▼が中間電位になることはない。
した時刻から時間ta＋tbの間は、接続端子（4b）の電圧
は変化することなく一定に保たれ、一方、接続端子（4
c）の電圧は、要求信号REQ-Bが“L"から“H"に変化した
時刻から、時間taだけ経過した時刻に変化する。ゆえに
接続端子（4b），（4c）が同時に“L"から“H"に変化す
ることはなく、承認信号▲▼，▲
▼が中間電位になることはない。
なお、上記実施例では、RSフリツプフロツプを、２入
力NANDゲート（1a）及び（1b）を用ちいて構成している
がRSフリツプフロツプを２入力NORゲートを用ちいて構
成してもよい。
力NANDゲート（1a）及び（1b）を用ちいて構成している
がRSフリツプフロツプを２入力NORゲートを用ちいて構
成してもよい。
第５図は、RSフリツプフロツプを２入力NORゲート（6
a），（6b）用ちいて構成した場合の他の実施態様を示
すものである。NORゲートで構成されたRSフリツプフロ
ツプは、要求信号がロー・アクテイブであり、承認信号
は“H"となつたときに承認を示す。図において、接続端
子（4a），（4c）が“H"のとき、承認信号ACK-A,ACK-B
は、共に“L"となり承認をしない。接続端子（4b）が
“L"となつて要求を行い、接続端子（4c）が“H"で要求
を行つていないとき、承認番号ACK-Aが“H"となつて要
求を承認し、承認信号ACK-Bは“L"で要求を承認しな
い。反対に、接続端子（4c）が“L"となつて要求を行
い、接続端子（4b）が“H"で要求を行なつていないと
き、承認信号ACK-Bが“H"となつて要求を承認し承認信
号ACK-Aは“L"で要求を承認しない。また、接続端子（4
b），（4c）が共に“L"となつて要求を行なつた場合、
承認信号ACK-A,ACK-Bは、接続端（4b），（4c）のう
ち、先に“L"となつた方の要求を承認する。
a），（6b）用ちいて構成した場合の他の実施態様を示
すものである。NORゲートで構成されたRSフリツプフロ
ツプは、要求信号がロー・アクテイブであり、承認信号
は“H"となつたときに承認を示す。図において、接続端
子（4a），（4c）が“H"のとき、承認信号ACK-A,ACK-B
は、共に“L"となり承認をしない。接続端子（4b）が
“L"となつて要求を行い、接続端子（4c）が“H"で要求
を行つていないとき、承認番号ACK-Aが“H"となつて要
求を承認し、承認信号ACK-Bは“L"で要求を承認しな
い。反対に、接続端子（4c）が“L"となつて要求を行
い、接続端子（4b）が“H"で要求を行なつていないと
き、承認信号ACK-Bが“H"となつて要求を承認し承認信
号ACK-Aは“L"で要求を承認しない。また、接続端子（4
b），（4c）が共に“L"となつて要求を行なつた場合、
承認信号ACK-A,ACK-Bは、接続端（4b），（4c）のう
ち、先に“L"となつた方の要求を承認する。
上記のようにNORゲートで構成したRSフリツプフロツ
プの場合、要求信号は、ロー・アクテイブなので、第６
図では、第１図と違つて、REQ-A側のインバータが省か
れ、REQ-B側では、インバータが接続端子（4c）の前段
に移されている。
プの場合、要求信号は、ロー・アクテイブなので、第６
図では、第１図と違つて、REQ-A側のインバータが省か
れ、REQ-B側では、インバータが接続端子（4c）の前段
に移されている。
この発明は以上説明したとおり、第１要求信号によつ
て第２の要求信号を伝達するトランスフアーゲートを制
御する装置を取りつけることにより第１及び第２の要求
信号が同時に活性化しても、アービタ回路を構成してい
るRSフリツプフロツプへの入力信号が同時に活性化する
ことがなく、競合裁定の処理が行なえ、信頼性の高いア
ービタ回路が得られる効果がある。
て第２の要求信号を伝達するトランスフアーゲートを制
御する装置を取りつけることにより第１及び第２の要求
信号が同時に活性化しても、アービタ回路を構成してい
るRSフリツプフロツプへの入力信号が同時に活性化する
ことがなく、競合裁定の処理が行なえ、信頼性の高いア
ービタ回路が得られる効果がある。
第１図は本発明によるアービタ回路の一実施例を示す回
路図、第２図は第１図における各部のタイミング波形、
第３図は従来のアービタ回路の回路図、第４図は第３図
における各部のタイミング波形、第５図はRSフリツプフ
ロツプを２入力NANDゲートで構成した場合の他の実施態
様である。 図において、（1a）〜（1c）は２入力NANDゲート、（2
a）〜（2d）はインバータ、（3a），（3b）は遅延回
路、（4a）〜（4e）は接続端子、（５）はトランスフア
ーゲート、（6a）（6b）は２入力NORゲートである。
尚、図中同一符号は同一、または相当部分を示す。
路図、第２図は第１図における各部のタイミング波形、
第３図は従来のアービタ回路の回路図、第４図は第３図
における各部のタイミング波形、第５図はRSフリツプフ
ロツプを２入力NANDゲートで構成した場合の他の実施態
様である。 図において、（1a）〜（1c）は２入力NANDゲート、（2
a）〜（2d）はインバータ、（3a），（3b）は遅延回
路、（4a）〜（4e）は接続端子、（５）はトランスフア
ーゲート、（6a）（6b）は２入力NORゲートである。
尚、図中同一符号は同一、または相当部分を示す。
Claims (3)
- 【請求項１】第１、及び第２の要求信号入力端子と、第
１、及び第２の承認信号出力端子と、RSフリツプフロツ
プを構成する第１及び第２の２入力NANDゲートと、トラ
ンスフアーゲートと、前記第１の要求信号入力端子が活
性化された直後のある所定の期間のみ前記トランスフア
ーゲートをOFFする手段と、前記トランスフアーゲート
がOFFしている期間、前記トランスフアーゲートの出力
状態を保持するラツチ回路と、信号遅延回路とを備え、
前記第１及び第２の承認信号出力端子は、それぞれ前記
第１及び第２の２入力NANDゲートの入力に接続され、前
記第１の２入力NANDゲートの入力は、一方が前記トラン
スフアーゲートの出力に、他方が前記第２の２入力NAND
ゲートの出力に接続され、前記第２の２入力NANDゲート
の入力は、一方が前記信号遅延回路の出力に他方が前記
第１の２入力NANDゲートの出力に接続され、前記信号遅
延回路の入力は、前記第１の要求信号入力端子に接続さ
れ、前記トランスフアーゲートの入力は、前記第２の要
求信号入力端子に接続されたことを特徴とするアービタ
回路。 - 【請求項２】前記トランスフアーゲートがOFFしている
期間が前記信号遅延回路の遅延時間よりも長いことを特
徴とする特許請求の範囲第１項記載のアービタ回路。 - 【請求項３】前記RSフリツプフロツプが第１及び第２の
２入力NORゲートで構成されていることを特徴とする特
許請求範囲第１項記載のアービタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29072686A JP2508039B2 (ja) | 1986-12-05 | 1986-12-05 | ア−ビタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29072686A JP2508039B2 (ja) | 1986-12-05 | 1986-12-05 | ア−ビタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143654A JPS63143654A (ja) | 1988-06-15 |
| JP2508039B2 true JP2508039B2 (ja) | 1996-06-19 |
Family
ID=17759729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29072686A Expired - Fee Related JP2508039B2 (ja) | 1986-12-05 | 1986-12-05 | ア−ビタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508039B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134557A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | アービタ回路 |
| DE69023395T2 (de) * | 1989-06-14 | 1996-05-15 | Matsushita Electric Ind Co Ltd | Arbitrierungsschaltung. |
-
1986
- 1986-12-05 JP JP29072686A patent/JP2508039B2/ja not_active Expired - Fee Related
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| JPS63143654A (ja) | 1988-06-15 |
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