JP2574333B2

JP2574333B2 - バス使用権獲得制御方法

Info

Publication number: JP2574333B2
Application number: JP62265288A
Authority: JP
Inventors: 邦弘大畑; 勝一広渡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-10-22
Filing date: 1987-10-22
Publication date: 1997-01-22
Anticipated expiration: 2012-01-22
Also published as: JPH01108664A

Description

【発明の詳細な説明】〔概要〕二つの装置間を相互に接続するバスを使用して互いの
データの送受を行うシステムにおけるバス使用権獲得制
御方法に関し、特別のアービトレーション回路を必要としない簡単な
回路構成で、優先順位を固定せず、速やかにかつ競合の
生じないアービトレーションを行うことを目的とし、二つの装置間を相互に接続するバスを使用して互いの
データの送受を行うシステムのバス使用権獲得制御方式
において、二つの操作のいずれか一方を親装置、他方を
子装置とし、親装置より子装置に向け所定周期のアービ
トレーション・クロック信号を送出し、親装置はアービ
トレーション・クロック信号における発生時間が実質的
に早い一方のエッジを、子装置は発生時間が実質的に遅
い他方のエッジを各バス獲得及び放棄のタイミングとし
て、アービトレーションを行うように構成する。

〔産業上の利用分野〕

本発明は、二つの装置間を相互に接続するバスを使用
して互いのデータの送受を行うシステムにおけるバス使
用権の獲得を制御するバス使用権獲得制御方法に関す
る。

〔従来の技術〕

距離を放して置かれた二つの装置間で一つのバスを通
してお互いのデータの送受を行うシステムにおいては、
いずれか一方の装置しかバスを使用することができない
ので、どの装置がバスを使用できるかを判定（以下、ア
ービトレーション:arbitrationという）し、バス使用権
を獲得した装置が他方の装置に対してデータの送受を行
うようにしている。その場合のバス使用権獲得制御方式
の代表的なものとして、従来ディジーチェイン（Daisy
chain）方式とパラレル（Parallel）方式がある。

第８図は、ディジーチェイン方式の基本構成をブロッ
ク図で示したものである。図において、31はアービトレ
ーションを行うアービトレーション回路、32A,32B等は
データの送受を行う各装置、33はデータ転送のみ行われ
るバス、34はバス使用要求（バスREQ）信号を転送する
制御線である。35はディジーチェイン線で、各装置32A,
32B等に直列に接続され、バス要求を受け付けたことを
通知する選択（Select）信号が転送される。

この構成で、バス使用要求を行う各装置は、制御線34
を通して、バスREQ信号をアービトレーション回路31に
送る。アービトレーション回路31は、これらのバスREQ
信号を受け付けると、ディジーチェイン線35にSelect信
号を送る。Select信号を最初に受け取った装置32Aがバ
ス使用要求を行っているときは、装置32Aはアービトレ
ーション回路31に通知してバス使用権の獲得処理を行う
とともに、Select信号が下位装置に伝わるのを遮断す
る。もし、装置32Aがバス使用要求を行っていないとき
は、Select信号をそのまま次の装置32Bに送る。以下、
同様な処理が各装置32B等で順番に行われ、バス要求を
行っている最初の装置の所でSelect信号が遮断され、そ
の装置がバス使用権を獲得する。

したがって、このディジーチェイン方式では、アービ
トレーション回路31に最も近い装置32Aの優先順位が最
も高く、以下、装置32Bの順に優先順位が低下する。

第９図は、パラレル方式の基本構成をブロック図で示
したものである。図において、41はアービトレーション
を行うアービトレーション回路、42A,42B等はデータの
送受を行う各装置、43はデータ転送の行われるバス、44
A,44B等は装置42A,42B等がバスREQ信号を送る制御線で
あり、45A,45B等は装置42A,42B等にバス要求を受け付け
たことを通知するSelect信号を送る。

この構成で、バス使用要求を行う各装置は、制御線44
A〜44B等を通して、バスREQ信号をそれぞれアービトレ
ーション回路41に送る。アービトレーション41は、これ
らのバスREQ信号の中で最も優先順位の高いバスREQ信号
を受付（例えば装置42Bとする）、その装置42Bに対しSe
lect信号を送る。Select信号を受信した装置42Bが、バ
ス使用権を獲得する。

〔発明が解決しようとする問題点〕

従来のディジーチェイン方式やパラレル方式等のバス
使用権獲得制御方式は、いずれも前述のように、各装置
のバスREQ信号を１箇所に集めアービトレーションを行
う回路を必要とするのでハードウエア複雑になり、ま
た、優先順位が固定化されるという不都合があった。更
に、装置間の距離が長い場合にはアービトレーションに
時間が掛り、また、距離に差があると、パラレル方式の
場合バスREQ信号の発行時間順位アービトレーション回
路に到着時間順位が一致しない場合が生じ、先着順で優
先順位が定まる場合には優先順位に変動が生じるという
不都合があった。

本発明は、アービトレーション回路を必要としない簡
単な回路で、優先順位を固定せず速やかにかつ長距離の
場合にも競合の生じないアービトレーションを行う２装
置間のバス使用権獲得制御方法を提供することを目的と
する。

〔問題点を解決するための手段〕

まず、本発明を実施するシステム構成を、第２図を参
照して説明する。

第２図において、11A及び11Bは、相互にデータの送受
を行う装置でいずれか一方が親装置、他方が子装置に指
定される。12は装置11A及び11B間を接続するバスで、両
装置間で送受されるデータが転送される。13はビジー
（BUSY）線で、バス12が使用中であることを指示するBU
SY信号が転送される。14はアービトレーション・クロッ
ク（ARB・CLK）線で、親装置より子装置に向けてARB・C
LK信号が送られる。

各装置11A及び11Bに設けられた20A及び20Bは、アービ
トレーション・クロック（ARB・CLK）発生回路であり、
29A及び29Bは、各種信号及びデータの送受を行う送受信
手段である。

次に、本発明の採用した解決手段を、第１図を参照し
て説明する。

装置11A及び11Bのいずれか一方を親装置、他方を子
装置とし、親装置より子装置に向け、所定周期のアービ
トレーション・クロック（ARB・CLK）信号を送出する
（第１図（ｂ））。

いま、装置11Aが親装置であり、装置11Bが子装置であ
るとする。装置11A及び11Bのいずれを親装置とするかは
固定的でなく、随時変更することができる。ただし、デ
ータ転送中は変更することができない。

親装置11Aは、ARB・CLK信号におけるパルスの立上
り（又は立下り）のエッジで両装置を接続するビジー線
信号がオフのときバス使用権を獲得してビジー線をオン
にする。第１図（ｂ）の場合、親装置11Aは、ARB・CLK
信号の立上りエッジをバス使用権獲得及び放棄のタイミ
ングとする。

これに対し、子装置11Bは、ARB・CLK信号における
パルスの立下り（又は立上り）のエッジで両装置を接続
するビジー線信号がオフのときバス使用権を獲得してビ
ジー線をオンにする。第１図（ｂ）の場合、子装置11B
は、ARB・CLK信号の立下りエッジをバス使用権獲得及び
放棄のタイミングとする。なお、第１図（ｂ）は、親装
置11Aから送出した時点のARB・CLK信号であり、同図
（ｅ）は、子装置11Bに到達した時点のARB・CLK信号を
示したものである。

〔作用〕

本発明の作用を、第１図を参照して説明する。

親装置11Aの送受信手段29Aは、ARB・CLK発生回路20A
の発生したARB・CLK信号を常時子装置11Bに向け送出し
ている（第１図（ｂ））。この場合、子装置11B側のARB
・CLK発生回路20Bは動作しない。

親装置11A内でバス使用要求（バスREQ（Ａ））が上る
と、親装置11Aの送受信手段29AはBUSY線13上にBUSY信号
がないこと、すなわちバス12がビジーでないことを確認
した後、ARB・CLK信号の立上りエッジでBUSY信号をBUSY
線13に送出し、バス12をビジーにし、バス12の使用権を
獲得する（第１図（ａ），（ｂ），（ｃ）のt₁時点参
照）。

一方、子装置11B側でもバスREQ（Ｂ）が上ると、子装
置11Bはそのバス使用権獲得のタイミングであるARB・CL
K信号の立下りがくるのを待つ。

ARB・CLK信号の立下りが子装置11Bに到達した時点
で、BUSY線13上でBUSY信号が既にオンとなりバスがビジ
ーであることを指示したので、子装置11Bはバス使用権
を獲得できず待ち状態となる（第１図（ｄ），（ｅ），
（ｆ）のt₂時点参照）。

親装置11Aの送受信手段29Aは、所定のデータの送受が
終了すると、同じくARB・CLK信号の立上りでエッジでBU
SY信号をオフにしてバス使用権を放棄する（第１図
（ｂ），（ｃ）のt₃時点参照）。

子装置11Bの送受信手段29Bは、ARB・CLK信号の立下り
時点においてBUSY線13上のBUSY信号がオフになったこと
を検出すると、BUSY信号をBUSY線13に送出し、バス12の
使用権を獲得する（第１図（ｄ），（ｅ），（ｆ）のt₄
時点参照）。

子装置11Bがバス12の使用権を獲得すると、ARB・CLK
信号の各立上りエッジにおいてBUSY線13上のBUSY信号が
オンとなっているので、親装置11Aは、バス使用権を獲
得できず待ち状態となる（第１図のt₅時点参照）。

このように、バスREQが同時に親装置11Aと子装置11B
内で上った場合には、ARB・CLK信号の送出側である親装
置11Aが優先してバス使用権を獲得する。逆に装置11Bを
親装置とすると、今度はARB・CLKの送出側が装置11Bと
なり、装置11Aに優先してバス使用権を獲得することが
できる。

なお、親装置11Aと子装置11Bがバス使用権獲得及び放
棄のタイミングとするエッジは、親装置11Aの使用する
エッジの発生時間が子装置11Bの使用するエッジの発生
時間よりも異なれば、１つのARB・CLK信号の立上りエッ
ジ及び立下りエッジに限定されるものではない（なお、
具体例については、実施例の項で説明する。）また、ARB・CLK信号の周期Ｔは、バス使用権の競合が
生じないように、二つの装置11A及び11B間の距離に基づ
いて選定される（具体的な選定方法については、実施例
の項で説明する）。

以上のようにして、アービトレーション回路を必要と
しない簡単な回路構成で、速やかにかつ競合を生じさせ
ることなく２装置間のアービトレーションを行うことが
できる。また、親装置となる装置を変更することによ
り、２装置間の優先順位を容易に変更することができ
る。

〔実施例〕

本発明の実施例を、第１図〜第７図を参照して説明す
る。第３図は、本発明の実施例に用いられるARB・CLK信
号を発生するARB・CLK発生回路の構成の説明図、第４図
〜第７図は、その動作波形図である。第１図及び第２図
は、実施例の説明にも使用され、その内容は既に説明し
たとおりである。

まず、ARB・CLK信号の周期の選定条件について説明す
る。第２図において、装置11A及び11B間にARB・CLK信号
の２個以上のクロックが存在すると、装置11A及び11Bが
同時にBUSY信号を発生してバス使用権を獲得するバス使
用権の競合が生じる危険がある。

このようなバス使用権の競合が生じないようにするた
めには、子装置（11B側とする）が発生したBUSY信号が
親装置11A側に到達するまで、ARB・CLK信号の次のクロ
ックが親装置11Aより発生していないことが必要であ
る。すなわち、ARB・CLK信号の周期をＴ、装置11A及び1
1Bの距離をL_AB、ARB・CLK信号の伝送速度をＶとする
と、Ｔ＞2L_AB/Vに選定することが必要である。

このようなことから、ARB・CLK信号を発生するARB・C
LK発生回路は、可変周期のクロック発生回路となるよう
に構成される。次に、第３図を参照して、ARB・CLK信号
発生回路について説明する。なお、このARB・CLK発生回
路20は、装置11A及び11Bに共通であり、第２図において
20A及び20Bで示されている。

（Ａ）ARB・CLK発生回路第３図において、21A,21B及び21CはJK形フリップフロ
ップ（JKFF）であり、22A及び22BはＤ形フリップフロッ
プ（DFF）であり、23はNANDケート、24A〜24FはANDゲー
トであり、25はORゲートであり、26A〜26Cはインバータ
である。

MODE0及びMODE1はモード信号で、＊MODE0・＊MODE1の
ときは周期T₁のARB・CLK信号が発生され、＊MODE0・MOD
1（＊は反転符号を示すもので、以下、他の符号につい
ても同様である）のときは周期T₂のARB・CLK信号が発生
され、MODE・＊MODE1のときは周期T₃のARB・CLK信号が
発生され、MODE0・MODE1のときは周期T₄のARB・CLK信号
が発生される。周期T₁〜T₄の間には、T₁＜T₂＜T₃＜T₄の
関係がある。なお、各モード信号は、装置（11A,11B）
内の図示しない制御部によって設定される。

JKFF21AのＪ端子には、インバータ26Aで反転されたJK
FF21AのＱ出力（で示す）が入力される。

NANDゲート23の一方の入力端子には、JKFF21AのＱ出
力が入力され、他方の入力端子には、DFF22AのＱ出力
（で示す）が入力される。

ANDゲート24Aの一方の入力端子には、NANDゲート23の
出力が入力され、他方の入力端子には、＊（＊MODE0・
＊MODE1）が入力され、そのAND出力（で示す）は、各
JKFF21A〜21CのＫ端子に入力される。

ANDゲート24Bの一方の入力端子には、JKFF21AのＱ出
力が入力され、他方の入力端子にはMODE0が入力さ
れ、そのAND出力は、JKFF21BのＪ端子に入力される。

JKFF21BのＱ出力（で示す）は、JKFF21CのＪ端子に
入力され、JKFF21CのＱ端子からはＱ出力が発生され
る。

ANDゲート24Cの一方の入力端子には、JKFF21AのＱ出
力が入力され、他方の入力端子には、＊MODE0が入力
される。ANDゲート24Dの一方の入力端子には、JKFF21B
のＱ端子が入力され、他方の入力端子には、MODE0・
＊MODE1が入力される。ANDゲート24Eの一方の入力端子
には、JKFF21CのＱ出力が入力され、他方の入力端子
には、MODE0・MODE1が入力される。

ORゲート25の入力端子には、ANDゲート24C〜24Eの出
力が供給され、そのOR出力は、DFF22AのＤ端子に入力さ
れる。

ANDゲート24Fの一方の入力端子には、JKFF21Aの＊Ｑ
出力＊が入力され、他方の入力端子には、DFF22AのＱ
出力が入力され、そのAND出力（で示す）は、イン
バータ26B及びDFF22BのＤ端子に入力される。

インバータ26Bは、ANDゲート24FのAND出力を反転し
て、装置の自系ARB・CLK信号（で示す）とする。

DFF22BのＱ出力は、インバータ26Cで反転されて、他
の装置用の他系ARB・CLK信号（で示す）を発生する。

次に、第４図を参照して、第３図の各ARB・CLK信号発
生動作について説明する。

（１）周期T₁のARB・CLK信号の発生動作周期T₁のARB・CLK信号の発生動作を、第４図の動作波
形図を参照して説明する。

周期T₁のARB・CLK信号を発生させるときは、モード信
号MODE0及びMODE1は、図示しない制御部により「00（＊
MODE0・＊MODE1）」に設定される。＊MODE0・＊MODE1の
ときは、ANDゲート24A,24B,24D及び24Eは閉じてそのAND
出力は常に「０」となり、JKFF21B及び21Cは動作しな
い。

したがって、JKFF21AのＫ端子の入力は常に「１」と
なり、JKFF21A及びインバータ26Aはクロック発生器とな
り、第４図の（ａ）に示すように、内部クロックτの２
倍に等しい周期T₁を持ったＱ出力を発生する。

DFF22Aは、ANDゲート24C及びORゲート25を通してJKFF
21AのＱ出力を受け、これをτだけ遅延したＱ出力
を発生する（第４図（ａ），（ｃ）参照）。

ANDゲート24Fは、JKFF21Aの＊Ｑ出力＊とDFF22Aの
Ｑ出力のAND出力を発生する（第４図（ｄ）参
照）。

インバータ26Bは、AND出力を反転して自系ARB・CLK
信号を発生し、DFF22B及びインバータ26Cは、自系ARB
・CLK信号をτだけ遅延した他系ARB・CLK信号を発
生する（第４図（ｅ），（ｆ）参照）。

このようにして発生された自系及び他系のARB・CLK信
号及びの周囲T₁は２τである。

自系ARB・CLK信号は、親装置内で使用され、その立
上りをバス使用権獲得及び放棄のタイミングをする。他
系ARB・CLK信号はARB・CLK線14を通して子装置側に送
出される。子装置は、この他系ARB・CLK信号の立上り
を、そのバス使用権獲得及び放棄のタイミングとする。

このようにすることにより、自系ARB・CLK信号をシ
ステムのARB・CLK信号と見た場合、親装置はクロックパ
ルスの立上りエッジを、子装置は立下りエッジをそれぞ
れのバス使用権獲得及び放棄のタイミングとすることが
できる。

（２）周期T₂のARB・CLK信号の発生動作周期T₂のARB・CLK信号の発生動作を、第５図の動作波
形図を参照して説明する。

周期T₂のARB・CLK信号の発生させるときは、モード信
号MODE0及びMODE1は、「01（＊MODE0・＊MODE1）」に設
定される。＊MODE0・＊MODE1のときは、ANDゲート24B,2
4D及び24Eは閉となり、JKFF21B及び21Cは動作せず、ま
たそれらのＱ出力及びは遮断されてDFF22Aに入力さ
れない。

動作開始時は、各JKFF及びDFFはクリア状態である。
したがって、DFF22AのＱ出力は「０」であるので、NA
NDゲート23及びANDゲート24Aの出力（ANDゲート24Aの出
力をで示す）は「１」となり、JKFF21AのＫ端子入力
は「０」となる。しかしながら、JKFF21AのＱ出力
は、その出力がインバータ26Aで反転されてそのＪ端子
に帰還されるため、最初の動作開始タイミングt₀におい
てＱ出力は「０」から「１」に立上り、ANDゲート24A
の出力が「０」、すなわちＫ端子入力が「１」となる
まで「１」状態を保持する（第５図（ａ）のt₀タイミン
グ参照）。

JKFF21AのＱ出力は、ANDゲート24C及びORゲート25
を通ってDFF22Aでτだけ遅延されてＱ出力を出力する
（第５図（ｂ）のt₁タイミング参照）。

t₁タイミングにおいてJKFF21AのＱ出力及びDFF22A
のＱ出力が共に「１」となるので、NANDゲート23の出
力は「０」となり、ANDゲート24Aの出力は「０」とな
って、JKFF21AのＫ端子入力は「１」となる。このと
き、Ｊ端子入力は「０」であるので、次のタイミングt₂
において、JKFF21Aの状態は反転し、Ｑ出力は「１」
から「０」になる（第５図（ａ）のt₂タイミング参
照）。

JKFF21AのＱ出力がタイミングt₂において「０」に
なると、NANDゲート23の出力すなわちANDゲート24Aの出
力は「１」となり、JKFF21AのＫ端子入力は「１」か
ら「０」に代る。このとき、JKFF21AのＱ出力は
「０」であり、したがってそのＪ端子入力は「１」であ
るので、次のタイミングt₃においてＱ出力は「０」か
ら「１」に反転する。また、DFF22AのＱ出力はJKFF21
AのＱ出力がτだけ遅延した形であるので、タイミン
グt₃において「１」から「０」になる（第５図（ａ），
（ｂ）のt₃タイミング参照）。

タイミングt₃におけるJKFF21AのＱ出力及びDFF22A
のＱ出力の状態は、最初のタイミングt₀における状態
に一致する。したがって、以降はタイミングt₀〜t₃の状
態が周期T₂＝３τで繰り返される（第５図（ａ），
（ｂ）のタイミングt₃以降参照）。

ANDゲート24Fは、JKFF21Aの＊Ｑ出力＊ＱとDFF22Aの
Ｑ出力のAND出力を発生する（第５図（ｄ）参
照）。

インバータ26Bは、AND出力を反転して自系ARB・CLK
信号を発生し、DFF22B及びインバータ26Cは、自系ARB
・CLK信号をτだけ遅延した他系ARB・CLK信号を発
生する（第５図（ｅ），（ｆ）参照）。

このようにして発生された自系及び他系ARB・CLK信号
及びの周期T₂は３τである。

自系ARB・CLK信号を親装置側に用い、他系ARB・CLK
信号を子装置側に送出し、各ARB・CLK信号及びの
立上りエッジを親及び子装置側のバス使用権獲得及び放
棄のタイミングとする。これにより、自系ARB・CLK信号
をシステムのARB・CLK信号と見た場合、親装置は発生
時間が実質的に早いエッジを、子装置は発生時間が実質
的に遅いエッジを、それぞれのバス使用権獲得及び放棄
のタイミングとすることができることは、前述の周期T₁
のARB・CLK信号の場合と同様である。

（３）周期T₃のARB・CLK信号の発生動作周期T₃のARB・CLK信号の発生動作を、第６図の動作波
形図を参照して説明する。

周期T₃のARB・CLK信号の発生させるときは、モード信
号MODE0及びMODE1は、「10（MODE0・＊MODE1）」に設定
される。MODE0・＊MODE1のときは、ANDゲート24C及び24
Eは閉となり、JKFF21A及びJKFF21CのＱ出力及びは
遮断されて、DFF22Aに入力されない。

動作開始時のタイミングt₀においては、前述の周期T₂
のARB・CLK信号の発生動作の場合と同様に、JKFF21Aの
Ｑ出力は「０」から「１」に立上り、DFF22AのＱ出力
及びJKFF21BのＱ出力は「０」であり、ANDゲート24
Aの出力は「１」である（第６図（ａ），（ｂ），
（ｃ）のt₀タイミング参照）。

JKFF21Bは、ANDゲート24Bを通してJKFF21AのＱ出力
（＝「１」）を受け、次のタイミングt₁においてそのＱ
出力が「０」から「１」に立上る（第６図（ｂ）のt₁
タイミング参照）。

DFF22Aは、JKFF21BのＱ出力を受けてτだけ遅延さ
せ、次のタイミングt₂においてそのＱ出力が「０」か
ら「１」に立上る（第６図（ｃ）のt₂タイミング参
照）。

DFF22AのＱ出力とJKFF21AのＱ出力が共に「１」
となるので、NANDゲート23及びANDゲート24Aの出力は
「０」となり、JKFF21A及び21BのＫ端子入力は「１」と
なって、次のタイミングt₃においてそれらのＱ出力及
びは「１」から「０」に反転する（第６図（ａ），
（ｂ）のt₃タイミング参照）。

JKFF21Aは、そのＱ出力が「０」になると、インバ
ータ26Aで反転されてそのＪ端子入力は「１」となる。
したがって、次のタイミングt₄において、Ｑ出力は再
び「０」から「１」に立上る。一方、タイミングt₄で
は、JKFF21BのＱ出力は「０」状態のままであり、DFF
22AのＱ出力は、JKFF21Bのタイミングt₃の状態を受け
て「１」から「０」に反転する（第６図（ａ），
（ｂ），（ｃ）のt₄タイミング参照）。

タイミングt₄におけるJKFF21A及び21BのＱ出力及び
とDFFのＱ出力の状態は、タイミングt₀における各
状態と同じである。したがって、以降はタイミングt₀〜
t₄の状態が周期T₃＝４τで繰り返される（第６図
（ａ），（ｂ），（ｃ）のタイミングt₄以降参照）。

ANDゲート24Fは、JKFF21Aの＊Ｑ出力＊とDFF22Aの
Ｑ出力のAND出力を発生する（第６図（ｅ）参
照）。

インバータ26Bは、AND出力を反転して自系ARB・CLK
信号を発生し、DFF22B及びインバータ26Cは、自系ARB
・CLK信号をτだけ遅延した他系ARB・CLK信号を発
生する（第６図（ｆ），（ｇ）参照）。

このようにして発生された自系及び他系ARB・CLK信号
及びの周期T₃は４τである。

自系ARB・CLK信号を親装置側に用い、他系ARB・CLK
信号を子装置側に送出し、各ARB・CLK信号及びの
立上りエッジを親及び子装置側のバス使用権獲得及び放
棄のタイミングとする。これにより、自系ARB・CLK信号
をシステムのARB・CLK信号と見た場合、親装置はクロ
ックパルスの立上りエッジを、子装置は立下りエッジを
それぞれのバス使用権獲得及び放棄のタイミングとする
ことができることは、前述の周期T₁のARB・CLK信号の場
合と同様である。

（４）周期T₄のARB・CLK信号の発生動作周期T₄のARB・CLK信号の発生動作を、第７図の動作波
形図を参照して説明する。

周期T₄のARB・CLK信号の発生させるときは、モード信
号MODE及びMODE1は、「11（MODE0・MODE1）」に設定さ
れる。MODE0・MODE1のときは、ANDゲート24C及び24Dは
閉となり、JKFF21A及びJKFF21BのＱ出力及びは遮断
されて、DFF22Aに入力されない。

動作開始時のタイミングt₀においては、前述の周期T₃
のARB・CLK信号の発生動作の場合と同様に、JKFF21B及
び21CとDFF22Aの各Ｑ出力，及びは「０」であ
り、ANDゲート24Aの出力は「１」である（第７図
（ａ），（ｂ），（ｃ），（ｄ）のt₀タイミング参
照）。

LKFF21Bは、ANDゲート24Bを通してJKFF21AのＱ出力
（＝「１」）を受け、次のタイミングt₁においてそのＱ
出力が「０」から「１」に立上る（第７図（ｂ）のt₁
タイミング参照）。

JKFF21CはJKFF21BのＱ出力を受け、次のタイミング
t₂においてそのＱ出力が「０」から「１」に立上る
（第７図（ｃ）のt₂タイミング参照）。

DFF25は、JKFF21CのＱ出力を受けてτだけ遅延さ
せ、次のタイミングt₃においてそのＱ出力が「０」か
ら「１」に立上る（第７図（ｄ）のt₃タイミング参
照）。

DFF25のＱ出力とJKFF21AのＱ出力が共に「１」と
なるので、NANDケート23及びANDゲート24の各出力は
「０」となり、JKFF21A,21B及び21CのＫ端子入力は
「１」となって、次のタイミングt₄においてそれらの
，及びは共に「１」から「０」に反転する（第７
図（ａ），（ｂ），（ｃ），（ｄ）のt₄タイミング参
照）。

JKFF21Aは、そのＱ出力が「０」になると、インバー
タ26Aで反転されてそのＪ端子入力は「１」となる。し
たがって、次のタイミングt₅において、Ｑ出力は再び
「０」から「１」に立上る。一方タイミングt₅では、JK
FF21B及び21CのＱ出力及びは「０」状態のままであ
り、DFF22AのＱ出力は、JKFF21Cのタイミングt₄の状
態を受けて「１」から「０」に反転する（第７図
（ａ），（ｂ），（ｃ），（ｄ）のt₅タイミング参
照）。

タイミングt₅におけるJKFF21A,21B及び21CのＱ出力
，及びとDFFのＱ出力の状態は、タイミングt₀
における各状態と同じである。したがって、以降はタイ
ミングt₀〜t₅の状態が周期T₄＝５τで繰り返される（第
７図（ａ），（ｂ），（ｃ），（ｄ）のタイミングt₅以
降参照）。

ANDゲート24Fは、JKFF21Aの＊Ｑ出力＊とDFF22Aの
Ｑ出力のAND出力を発生させる（第７図（ｆ）参
照）。

インバータ26Bは、AND出力を反転して自系ARB・CLK
信号を発生し、DFF22B及びインバータ26Cは、自系ARB
・CLK信号をτだけ遅延した他系ARB・CLK信号を発
生する（第７図（ｇ），（ｈ）参照）。

このようにして発生された自系及び他系ARB・CLK信号
及びの周期T₄は５τである。

（Ｂ）実施例の動作第２図において、装置11Aが親装置であり、装置11Bが
子装置であるとすると、親装置11Aは、そのARB・CLK発
生回路20Aで発生した自系ARB・CLK信号を自系装置11A
内で用い、他系ARB・CLK信号をARB・CLK線14に送出
し、子装置11Bに送る。

各ARB・CLK信号及びの周期Ｔは、親装置11A及び1
1B間の距離L_ABに応じて、先に述べたＴ＞2L_AB/Vを満足
するように選定される。

親装置11Aは自系ARB・CLK信号の立上りエッジをバ
ス使用権獲得及び放棄のタイミングとし、子装置11Bは
他系ARB・CLKの立上りエッジをそのバス使用権獲得及び
放棄のタイミングとする。

この自系ARB・CLK信号及び他系ARB・CLK信号を用
いて親装置11Aと子装置11B間で行われるバス使用権獲得
制御動作内容は、前述の〔作用〕の項で説明した第２図
の場合のバス使用権獲得制御動作と同様であるので、そ
の説明は省略する。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得
られる。

（１）アービトレーション回路を必要としない簡単な
回路構成で、速やかにかつ長距離の場合にも競合を生じ
させることなく２装置間のアービトレーションを行うこ
とができる。

（２）親装置となる装置を変更することにより、２装
置間の優先順位を容易に変更することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施システムの説明図、第３図は本発明の実施例に用いられるアービトレーショ
ン・クロック（ARB・CLK）発生回路の説明図、第４図はARB・CLK発生回路の周期T₁のARB・CLK信号発生
動作波形図、第５図はARB・CLK発生回路の周期T₂のARB・CLK信号発生
動作波形図、第６図はARB・CLK発生回路の周期T₃のARB・CLK信号発生
動作波形図、第７図はARB・CLK発生回路の周期T₄のARB・CLK信号発生
動作波形図、第８図は従来のディジーチェイン方式の説明図、第９図は従来のパラレル方式の方式図である。第１図及び第３図において、 11A,11B……装置、12……バス、13……ビジー（BUSY）
線、14……アービトレーション・クロック（ARB・CLK）
線、20,20A,20B……アービトレーション・クロック（AR
B・CLK）発生回路、29A,29B……送受信手段。

Claims

(57)【特許請求の範囲】

【請求項１】二つの装置（11A,11B）間を相互に接続す
るバス（12）を使用して互いのデータの送受を行うシス
テムのバス使用権獲得制御方法において、（ａ）二つの装置（11A,11B）のいずれか一方を親装
置、他方を子装置とし、親装置より子装置に向け所定周
期のアービトレーション・クロック信号を送出し、（ｂ）親装置は、アービトレーション・クロック信号
におけるパルスの立上り（又は立下り）のエッジで両装
置を接続するビジー線信号がオフのときバス使用権を獲
得してビジー線をオンにし、（ｃ）子装置は、アービトレーション・クロック信号
におけるパルスの立下り（又は立上り）のエッジで両装
置を接続するビジー線信号がオフのときバス使用権を獲
得してビジー線をオンにする、ことを特徴とするバス使用権獲得制御方法。
【請求項２】二つの装置（11A,11B）間の距離をL_AB、ア
ービトレーション・クロック信号の伝送速度をＶとした
とき、アービトレーション・クロック信号の周期Ｔが、
次の条件を満足するように設定されることを特徴とする
特許請求の範囲第１項記載のバス使用権獲得制御方法。Ｔ＞2L_AB/V