JPH01108664A - バス使用権獲得制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 二つの装置間を相互に接続するバスを使用して互いのデ
ータの送受を行うシステムにおけるバス使用権獲得制御
方式に関し、 特別のアービトレーション回路を必要としない簡単な回
路構成で、優先順位を固定せず、速やかにかつ競合の生
じないアービトレーションを行うことを目的とし、 二つの装置間を相互に接続するバスを使用して互いのデ
ータの送受を行うシステムのバス使用権獲得制御方式に
おいて、二つの操作のいずれか一方を親装置、他方を子
装置とし、親装置より子装置に向け所定周期のアービト
レーション・クロック信号を送出し、親装置はアービト
レーション・クロック信号における発生時間が実質的に
早い一方のエツジを、子装置は発生時間が実質的に遅い
他方のエツジを各バス獲得及び放棄のタイミングとして
、アービトレーションを行うように構成する。

〔産業上の利用分野〕

本発明は、二つの装置間を相互に接続するバスを使用し
て互いのデータの送受を行うシステムにおけるバス使用
権の獲得を制御するバス使用権獲得制御方式に関する。

〔従来の技術〕

距離を放して置かれた二つの装置間で一つのバスを通し
てお互いのデータの送受を行うシステムにおいては、い
ずれか一方の装置しかバスを使用することができないの
で、どの装置がハスを使用できるかを判定（以下、アー
ビトレーション：ａｒｂｉｔｒａｔｉｏｎ　という）し
、バス使用権を獲得した装置が他方の装置に対してデー
タの送受を行うようにしている。その場合のバス使用権
獲得制御方式の代表的なものとして、従来デイジ−チエ
イン（Ｄａｉｓｙ　ｃｈａｉｎ）方式とパラレル（Ｐａ
ｒａｌｌｅｌ）方式がある。

第８図は、デイジ−チエイン方式の基本構成をブロック
図で示したものである。図において、３１はアービトレ
ーションを行うアービトレーション回路、３２Ａ、３２
Ｂ等はデータの送受を行う各装置、３３はデータ転送の
行われるハス、３４はバス使用要求（バスＲＥＱ）信号
を転送する制御線である。３５はデイジ−チエイン線で
、各装置３２Ａ、３２Ｂ等に直列に接続され、ハス要求
を受は付けたことを通知する選択（Ｓｅｌｅｃｔ）信号
が転送される。

この構成で、ハス使用要求を行う各装置は、制御線３４
を通して、バスＲＥＱ信号をアービトレーション回路３
１に送る。アービトレーション回路３１は、これらのバ
スＲＥＱ信号を受は付けると、デイジ−チエイン線３５
にＳｅｌｅｃｔ信号を送る。

Ｓｅｌｅｃｔ信号を最初に受は取った装置３２Ａがバス
使用要求を行っているときは、装置３２Ａはアービトレ
ーション回路３１に通知してバス使用権の獲得処理を行
うとともに、Ｓｅｌｅｃｔ信号が下位装置に伝わるのを
遮断する。もし、装置３２Ａがバス使用要求を行ってい
ないときは、Ｓｅｌｅｃｔ信号をそのまま次の装置３２
Ｂに送る。以下、同様な処理が各装置３２Ｂ等で順番に
行われ、バス要求を行っている最初の装置の所でＳｅｌ
ｅｃｔ信号が遮断され、その装置がバス使用権を獲得す
る。

したがって、このデイジ−チエイン方式では、アービト
レーション回路３１に最も近い装置３２への優先順位が
最も高く、以下、装置３２Ｂの順に優先順位が低下する
。

第９図は、パラレル方式の基本構成をブロック図で示し
たものである。図において、４１はアービトレーション
を行うアービトレーション回路、４２Ａ、４２Ｂ等はデ
ータの送受を行う各装置、４３はデータ転送の行われる
バス、４４Ａ、４４Ｂ等は装置４２Ａ、４２Ｂ等がハス
ＲＥＱ信号を送る制御線であり、４５Ａ、４５Ｂ等は装
置４２Ａ、４５Ｂ等にバス要求を受は付けたことを通知
するＳｅｌｅｃｔ信号を送る。

この構成で、バス使用要求を行う各装置は、制御線４４
Ａ〜４４Ｂ等を通して、バスＲＥＱ信号をそれぞれアー
ビトレーション回路４１に送る。

アービトレーション４１は、これらのパスＲＥＱ信号の
中で最も優先順位の高いバスＲＥＱ信号を受付（例えば
装置４２Ｂとする）、その装置４２Ｂに対しＳｅｌｅｃ
ｔ信号を送る。Ｓｅｌｅｃｔ信号を受信した装置４２Ｂ
が、バス使用権を獲得する。

〔発明が解決しようとする問題点〕

従来のデイジ−チエイン方式やパラレル方式等のバス使
用権獲得制御方式は、いずれも前述のように、各装置の
バスＲＥＱ信号を１箇所に集めア−ビトレーションを行
う回路を必要とするのでハードウェア複雑になり、また
、優先順位が固定化されるという不都合があった。更に
、装置間の距離が長い場合にはアービトレーションに時
間が掛り、また、距離に差があると、パラレル方式の場
合バスＲＥＱ信号の発行時間順位アービトレーション回
路に到着時間順位が一致しない場合が生じ、先着順で優
先順位が定まる場合には優先順位に変動が生じるという
不都合があった。

本発明は、アービトレーション回路を必要としない簡単
な回路で、優先順位を固定せず速やかにかつ長距離の場
合にも競合の生じないアービトレーションを行う２装置
間のバス使用権獲得制御方式を提供することを目的とす
る。

〔問題点を解決するための手段〕

まず、本発明を実施するシステム構成を、第２図を参照
して説明する。

第２図において、１１Ａ及び１１Ｂは、相互にデータの
送受を行う装置でいずれか一方が親装置、他方が子装置
に指定される。１２は装置１１Ａ及び１１８間を接続す
るバスで、両装置間で送受されるハスが転送される。１
３はビジー（ＢＵＳＹ）線で、バス１２が使用中である
ことを指示するＢＵＳＹ信号が転送される。１４はアー
ビトレーション・クロック（ＡＲＢ−ＣＬＫ）線で、親
装置より子装置に向けてＡＲＢ　−ＣＬＫ信号が送られ
る。

各装置１１Ａ及び１１Ｂに設けられた２０Ａ及び２０Ｂ
は、アービトレーション・クロック（ＡＲＢ−ＣＬＫ）
発生回路であり、２９Ａ及び２９Ｂは、各種信号及びデ
ータの送受を行う送受信手段である。

次に、本発明の採用した解決手段を、第１図を参照して
説明する。

■　装置１１Ａ及び１１Ｂのいずれか一方を親装置、他
方を子装置とし、親装置より子装置に向け、所定周期の
アービトレーション・クロック（ＡＲＢ−ＣＬＫ）信号
を送出する（第１図（ｂ））。

いま、装置１１Ａが親装置であり、装置１１Ｂが子装置
であるとする。装置１１Ａ及び１１Ｂのいずれを親装置
とするかは固定的でなく、随時変更することができる。

ただし、データ転送中は変更することができない。

■　親装置１１Ａは、ＡＲＢ　−ＣＬＫ信号における発
生時間が実質的に早い一方のエツジをバス使用権獲得及
び放棄のタイミングとする。第１図（ｂ）の場合、親装
置１１Ａは、ＡＲＢ　−ＣＬＫ信号の立上りエツジをバ
ス使用権獲得及び放棄のタイミングとする。

■　これに対し、子装置１１Ｂは、ＡＲＢ　−ＣＬＫ信
号における発生時間が実質的に遅い他方のエツジをバス
使用権獲得及び放棄のタイミングとする。第１図（ｂ）
の場合、子装置１１Ｂは、ＡＲＢ　−ＣＬＫ信号の立下
りエツジをバス使用権獲得及び放棄のタイミングとする
。なお、第１図（１））は、親装置ｆ　１１　Ａから送
出した時点のＡＲＢ　−ＣＬＫ信号であり、同図（ｅ）
は、子装置１１Ｂに到達した時点のＡＲＢ　−ＣＬＫ信
号を示したものである。

〔作　用〕

本発明の作用を、第１図を参照して説明する。

親装置１１Ａの送受信手段３０Ａは、ＡＲＢ・ＣＬＫ発
生回路２０Ａの発生したＡＲＢ　−ＣＬＫ信号を常時子
装置ｆＥ　１１　Ｂに向け送出している（第１図（ｂ）
）。この場合、子装置１１Ｂ側のＡＲ’Ｂ・ＣＬＫ発生
回路２０Ｂは動作しない。

親装置１１Ａ内でバス使用要求（バスＲＥＱ　（Ａ））
が上ると、親装置１１Ａの送受信手段２９ＡはＢＵＳＹ
線１３主１３上ＳＹ信号がないこと、すなわちバス１２
がビジーでないことを確認した後、ＡＲＢ　−ＣＬＫ信
号の立上りエツジでＢＵＳＹ信号をＢＵＳＹ線１３に送
出し、バス１２をビジーにし、バス１２の使用権を獲得
する（第１図（ａ）　、　（ｂｌ　、　（ｃ１のｔ１時
点参照）。

一方、子装置１１Ｂ側でもバスＲＥＱ　（Ｂ）が上ると
、子装置ｌＩＢはそのバス使用権獲得のタイミングであ
るＡＲＢ　−ＣＬＫ信号の立下りがくるのを待つ。

ＡＲＢ　−ＣＬＫ信号の立下りが子装置１１Ｂに到達し
た時点で、ＢＵＳＹ線１３上でＢＵＳＹ信号が既にオン
となりバスがビジーであることを指示したので、子装置
１１Ｂはバス使用権を獲得できず待ち状態となる（第１
図（ｄ）　、　（ｅ）　、　（ｆｌのｔ２時点参照）。

親装置１１Ａの送受信手段２９Ａは、所定のデータの送
受が終了する止、同じ＜ＡＲＢ　−ＣＬＫ信号の立上り
でエツジでＢＵＳＹ信号をオフにしてバス使用権を放棄
する（第１図（ｂ）　、　（ｃ）のｔ３時点参照）。

子装置１１Ｂの送受信手段２９Ｂは、ＡＲＢ・ＣＬＫ信
号の立下り時点においてＢＵＳＹ線１３上のＢＵＳＹ信
号がオフになったことを検出すると、ＢＵＳＹ信号をＢ
ＵＳＹ線１３線通３し、バス１２の使用権を獲得する（
第１図（ａ）　、　（ｅ）　、　ｆｆ＞のｔ４時点参照
）。

子装置１１Ｂがバス１２の使用権を獲得すると、ＡＲＢ
　−ＣＬＫ信号の各立上りエツジにおいてＢＵＳＹ線１
３上のＢＵＳＹ信号がオンとなっているので、親装置１
１Ａは、バス使用権を獲得できず待ち状態となる（第１
図のｔ５時点参照）。

このように、バスＲＥＱが同時に親装置１１Ａと子装置
１１Ｂ内で上った場合には、ＡＲＢ　−ＣＬＫ信号の送
出側である親装置１１Ａが優先してバス使用権を獲得す
る。逆に装置１１Ｂを親装置とすると、今度はＡＲＢ　
−ＣＬＫの送出側が装置１１Ｂとなり、装置１１Ａに優
先してバス使用権を獲得することができる。

なお、親装置１１Ａと子装置１１Ｂがバス使用権獲得及
び放棄のタイミングとするエツジは、親装置１１Ａの使
用するエツジの発生時間が子装置１１Ｂの使用するエツ
ジの発生時間よりも実質的に早ければ、１つのＡＲＢ　
−ＣＬＫ信号の立上りエツジ及び立下りエツジに限定さ
れるものではない（なお、具体例については、実施例の
項で説明する。） また、ＡＲＢ　−ＣＬＫ信号の周期Ｔは、バス使用権の
競合が生じないように、二つの装置１１Ａ及び１１８間
の距離に基づいて選定される（具体的な選定方法につい
ては、実施例の項で説明する）。

以上のようにして、アービトレーション回路を必要とし
ない簡単な回路構成で、速やかにかつ競合を生じさせる
ことなく２装置間のアービトレーションを行うことがで
きる。また、親装置となる装置を変更することにより、
２装置間の優先順位を容易に変更することができる。

〔実施例〕

本発明の実施例を、第１図〜第７図を参照して説明する
。第３図は、本発明の実施例に用いられるＡＲＢ　−Ｃ
ＬＫ信号を発生するＡＲＢ　−ＣＬＫ発生回路の構成の
説明図、第４図〜第７図は、その動作波形図である。第
１図及び第２図は、実施例の説明にも使用され、その内
容は既に説明したとおりである。

まず、ＡＲＢ　−ＣＬＫ信号の周期の選定条件について
説明する。第２図において、装置１１Ａ及び１１８間に
ＡＲＢ　−ＣＬＫ信号の２個以上のクロックが存在する
と、装置１．ＩＡ及び１１Ｂが同時にＢＵＳＹ信号を発
生してバス使用権を獲得するバス使用権の競合が生じる
危険がある。

このようなバス使用権の競合が生じないようにするため
には、子装置（１１Ｂ側とする）が発生したＢＵＳＹ信
号が親装置１１Ａ側に到達するまで、ＡＲＢ　−ＣＬＫ
信号の次のクロックが親装置１１Ａより発生していない
ことが必要である。すなわち、ＡＲＢ　−ＣＬＫ信号の
周期をＴ１装置１１Ａ及び１１Ｂの距離をＬＡＢ、ＡＲ
Ｂ　−ＣＬＫ信号の伝送速度を■とすると、Ｔ　＞　２
　Ｌ　ＡＢ／、Ｖに選定することが必要である。

このようなことから、ＡＲＢ　−ＣＬＫ信号を発生する
ＡＲＢ　−ＣＬＫ発生回路は、可変周期のクロック発生
回路となるように構成される。次に、第３図を参照して
、ＡＲＢ　−ＣＬＫ信号発生回路について説明する。な
お、このＡＲＢ　−ＣＬＫ発生回路２０は、装置１１Ａ
及び１１Ｂに共通であり、第２図において２０Ａ及び２
０Ｂで示されている。

（Ａ）ＡＲＢ　−ＣＬＫ発生回路 第３図において、２ＬＡ、２１Ｂ及び２１ＣはＪＫ形ラ
フリップフロップＪ　Ｋ　Ｆ　Ｆ）であり、２２Ａ及び
２２ＢはＤ形フリップフロップ（ＤＦＦ）であり、２３
はＮＡＮＤケート、２４Ａ〜２４ＦはＡＮＤゲートであ
り、２５はＯＲゲートであり、２６Ａ〜２６Ｃはインバ
ータである。

ＭＯＤＥＯ及びＭＯＤＥＩはモード信号で、ＸＭＯＤＥ
Ｏ・＊ＭＯＤＥＬのときは周期Ｔ、のＡＲＢ　−ＣＬＫ
信号が発生され、舛ＭＯＤＥＯ−ＭＯＤＩ（＊は反転符
号を示すもので、以下、他の符号についても同様である
）のときは周期Ｔ２のＡＲＢ　−ＣＬＫ信号が発生され
、ＭＯＤＥ−舛ＭＯＤＥ１のときは周期Ｔ３のＡＲＢ　
−ＣＬＫ信号が発生され、ＭＯＤＥＯ−ＭＯＤＥＩのと
きは周期Ｔ４のＡＲＢ　−ＣＬＫ信号が発生される。周
期Ｔ、〜Ｔ４の間には、Ｔ　＋　＜　Ｔ　ｚ　＜　Ｔ　
３＜　Ｔ　ａの関係がある。なお、各モード信号は、装
置（１１Ａ、１１Ｂ）内の図示しない制御部によって設
定される。

ＪＫＦＦ２１ＡのＪ端子には、インバータ２６Ａで反転
されたＪＫＦＦ２１ＡのＱ出力（■で示す）が入力され
る。

ＮＡＮＤゲート２３の一方の入力端子には、ＪＫＦＦ２
１ＡのＱ出力■が入力され、他方の入力端子には、ＤＦ
Ｆ２２ＡのＱ出力（■で示す）が入力される。

ＡＮＤゲー）２４Ａの一方の入力端子には、ＮＡＮＤゲ
ート２３の出力が入力され、他方の入力端子には、≠（
≠ＭＯＤＥＯ−≠ＭＯＤＥＬ）が入力され、そのＡＮＤ
出力（■で示す）は、各ＪＫＦＦ２１Ａ〜２１Ｃのに端
子に入力される。

ＡＮＤゲー）２４Ｂの一方の入力端子には、ＪＫＦＦ２
１ＡのＱ出力■が入力され、他方の入力端子にはＭＯＤ
ＥＯが入力され、そのＡＮＤ出力は、ＪＫＦＦ２１Ｂの
Ｊ端子に入力される。

ＪＫＦＦ２１ＢのＱ出力（■で示す）は、ＪＫＦＦ２１
ＣのＪ端子に入力され、ＪＫＦＦ２１ＣのＱ端子からは
Ｑ出力■が発生される。

ＡＮＤゲー１−２４Ｃの一方の入力端子には、ＪＫＦＦ
２１ＡのＱ出力■が入力され、他方の入力端子には、Ｘ
ＭＯＤＥＯが入力される。ＡＮＤゲート２４Ｄの一方の
入力端子には、ＪＫＦＦ２１ＢのＱ端子■が入力され、
他方の入力端子には、ＭＯＤＥＯ−≠ＭＯＤＥＬが入力
される。ＡＮＤゲート２’　４　Ｅの一方の入力端子に
は、ＪＫＦＦ２１ＣのＱ出力■が入力され、他方の入力
端子には、ＭＯＤＥＯ・ＭＯＤＥＩが入力される。

ＯＲゲート２５０入力端子には、ＡＮＤゲート２４Ｃ〜
２４Ｅの出力が供給され、そのＯＲ出力は、ＤＦＦ２２
ＡのＤ端子に入力される。

ＡＮＤゲー）２４Ｆの一方の入力端子には、ＪＫＦＦ２
１ＡのＸＱ出力≠■が入力され、他方の入力端子には、
ＤＦＦ２２’ＡのＱ出力■が入力され、そのＡＮＤ出力
（■で示す）は、インバータ２６Ｂ及びＤＦＦ２２Ｂの
Ｄ端子に入力される。

インバータ２６Ｂは、ＡＮＤゲート２４ＦのＡＮＤ出力
■を反転して、装置の自系ＡＲＢ　−ＣＬＫ信号（■で
示す）とする。

ＤＦＦ２２ＢのＱ出力は、インバータ２６Ｃで反転され
て、他の装置用の他系ＡＲＢ　−ＣＬＫ信号（■で示す
）を発生する。

次に、第４図を参照して、第３図の各ＡＲＢ・ＣＬＫ信
号発生動作について説明する。

（１）周期ＴＩのＡＲＢ　−ＣＬＫ信号の発生動作周期
ＴＩのＡＲＢ　−ＣＬＫ信号の発生動作を、第４図の動
作波形図を参照して説明する。

周期Ｔ、・のＡＲＢ　−ＣＬＫ信号を発生させるときは
、モード信号ＭＯＤＥＯ及びＭＯＤＥＬは、図示しない
制御部によりｒｏｏ（＊ＭＯＤＥＯ・＊ＭＯＤＥＬ）Ｊ
に設定される。ＸＭＯＤＦ、０・≠ＭＯＤＥＩのときは
、ＡＮＤゲート２４Ａ、２４Ｂ、２４Ｄ及び２４Ｅは閉
じてそのＡＮＤ出力は常に「０」となり、ＪＫＦＦ２１
Ｂ及び２ＩＣは動作しない。

したがって、ＫＦＦ２１Ａのに端子の入力は常に「１」
となり、ＪＫＦＦ２　ＬＡ及びインバータ２６Ａはクロ
ック発生器となり、第４図の（８１に示すように、内部
クロックτの２倍に等しい周期Ｔ、を持ったＱ出力■を
発生する。

ＤＦＦ２２Ａは、ＡＮＤゲート２４Ｃ及びＯＲゲート２
５を通してＪＫＦＦ２１ＡのＱ出力■を受け、これをτ
だけ遅延したＱ出力■を発生する（第４図（ａ）　、　
（ｃ）参照）。

ＡＮＤゲート２４Ｆは、ＪＫＦＦ２１ＡのＸＱ出出力Ｘ
色ＤＦＦ２２ＡのＱ出力■のＡＮＤ出力■を発生する（
第４図（ｄ）参照）。

インバータ２６Ｂは、ＡＮＤ出力■を反転して自系ＡＲ
Ｂ　−ＣＬＫ信号信号光生し、ＤＦＦ２２Ｂ及びインバ
ータ２６Ｃは、自系ＡＲＢ・ＣＬＫ信号■をτだけ遅延
した他系ＡＲＢ　−ＣＬＫ信号信号光生する（第４図（
ｅｌ　、　（ｆｌ参照）。

このようにして発生された自系及び他系のＡＲＢ　−Ｃ
ＬＫ信号信号光■の周期Ｔ、は２τである。

自系ＡＲＢ　−ＣＬＫ信号■は、親装置内で使用され、
その立上りをバス使用権獲得及び放棄のタイミングする
。他系ＡＲＢ　−ＣＬＫ信号信号光ＲＢ　−ＣＬＫ線１
４を通して子装置側に送出される。子装置は、この他系
ＡＲＢ　−ＣＬＫ信号信号光上りを、そのバス使用権獲
得及び放棄のタイミングとする。

このようにすることにより、自系ＡＲＢ　−ＣＬＫ信号
■をシステムのＡＲＢ　−ＣＬＫ信号と見た場合、親装
置は発生時間が実質的に早いエツジを、子装置は発生時
間が実質的に遅いエツジを、それぞれのバス使用権獲得
及び放棄のタイミングとすることができる。

（２）周期Ｔ２のＡＲＢ　−ＣＬＫ信号の発生動作周期
Ｔ２のＡＲＢ　−ＣＬＫ信号の発生動作を、第５図の動
作波形図を参照して説明する。

周期Ｔ２のＡＲＢ　−ＣＬＫ信号の発生させるときは、
モード信号ＭＯＤＥＯ及びＭＯＤＥＬは、ｒｏ　１　　
（’ＸＭＯＤＥＯ−ＭＯＤＥＩ）Ｊ　に設定される。≠
ＭＯＤＥＯ−ＭＯＤＥ１のときは、ＡＮＤゲート２４Ｂ
、２４Ｄ及び２４Ｅは閉となり、ＪＫＦＦ２１Ｂ及び２
１Ｃは動作せず、またそれらのＱ出力■及び■は遮断さ
れてＤＦＦ　２２Ａに入力されない。

動作開始時は、各ＪＫＦＦ及びＤＦＦはクリ子状態であ
る。したがって、ＤＦＦ２２ＡのＱ出力■は「０」であ
るので、ＮＡＮＤゲート２３及びＡＮＤゲート２４Ａの
出力（ＡＮＤゲート２４Ａの出力を■で示す）は「１」
となり、ＪＫＦＦ２１Ａのに端子入力は「０」となる。

しかしながら、ＪＫＦＦ２１ＡのＱ出力■は、その出力
がインバータ２６Ａで反転されてそのＪ端子に帰還され
るため、最初の動作開始タイミングｔ０においてＱ出力
■はｒＯＪからｒｌＪに立上り、ＡＮＤゲート２４Ａの
出力■が「０」、すなわちに端子入力が「１」となるま
で「１」状態を保持する（第５図（ａ）のｔ０タイミン
グ参照）。

ＪＫＦＦ２１ＡのＱ出力■は、ＡＮＤゲート２４Ｃ及び
ＯＲゲート２５を通ってＤＦＦ２２Ａでてだけ遅延され
てＱ出力■を出力する（第５図（ｂ）の１．タイミング
参照）。

１、タイミングにおいてＪＫＦＦ２１ＡのＱ出力■及び
ＤＦＦ２２ＡのＱ出力■が共に「１」となるので、ＮＡ
ＮＤゲート２３の出力は「０」となり、ＡＮＤゲート２
４Ａの出力■はｒＯＪとなって、ＪＫＦＦ２１Ａのに端
子入力は「１」となる。このとき、Ｊ端子入力は「０」
であるので、次のタイミングｔ２において、ＪＫＦＦ２
１Ａの状態は反転し、Ｑ出力■は「１」から「０」にな
る（第５図（ａ）のｔ２タイミング参照）。

ＪＫＦＦ２１ＡのＱ出力■がタイミングｔ２において「
０」になると、ＮＡＮＤゲート２３の出力すなわちＡＮ
Ｄゲート２４Ａの出力■は「１」となり、ＪＫＦＦ２１
Ａのに端子入力はｒｌＪから「０」に代る。このとき、
ＪＫＦＦ２１ＡのＱ出力■は「０」であり、したがって
そのＪ端子入力はｒｌＪであるので、次のタイミングｔ
３においてＱ出力■は「０」から「１」に反転する。ま
た、ＤＦＦ２２ＡのＱ出力■はＪＫＦＦ２１ＡのＱ出力
■がτだけ遅延した形であるので、タイミングｔ３にお
いて「１」から「０」になる（第５図（ａｌ　、　（ｂ
）のｔ３タイミング参照）。

タイミングｔ３におけるＪＫＦＦ２１ＡのＱ出力■及び
ＤＦＦ２２ＡのＱ出力■の状態は、最初のタイミングｔ
。における状態に一致する。

したがって、以降はタイミングｔ０〜ｔ３の状態が周期
Ｔ２−３τで繰り返される（第５図（ａ）。

（ｂ）のタイミングｔ３以降参照）。

ＡＮＤゲート２４Ｆは、ＪＫＦＦ２１Ａの≠Ｑ出力ｖＱ
とＤＦＦ　２２ＡのＱ出力■のＡＮＤ出力出力光生する
（第５図（ｄ）参照）。

インバータ２６Ｂは、ＡＮＤ出力出力光転して自系ＡＲ
Ｂ　−ＣＬＫ信号信号光生し、ＤＦＦ２２Ｂ及びインバ
ータ２６Ｃは、自系ＡＲＢ・ＣＬＫ信号信号光だけ遅延
した他系ＡＲＢ　−ＣＬＫ信号信号光生する（第５図（
［り　、　（ｆ）参照）。

このようにして発生された自系及び他系ＡＲＢ　−ＣＬ
Ｋ信号信号光■の周期Ｔ２は３τである。

自系ＡＲＢ　−ＣＬＫ信号信号光装置側に用い、他系Ａ
ＲＢ　−ＣＬＫ信号信号子装置側に送出し、各ＡＲＢ　
−ＣＬＫ信号信号光■の立上りエツジを親及び子装置側
のバス使用権獲得及び放棄のタイミングとする。これに
より、自系ＡＲＢ・ＣＬＫ信号信号光ステムのＡＲＢ　
−ＣＬＫ信号と見た場合、親装置は発生時間が実質的に
早いエツジを、子装置は発生時間が実質的に遅いエツジ
を、それぞれのバス使用権獲得及び放棄のタイミングと
することができることは、前述の周期Ｔ１のＡＲＢ　−
ＣＬＫ信号の場合と同様である。

（３）周期Ｔ３のＡＲＢ　−ＣＬＫ信号の発生動作周期
Ｔ３のＡＲＢ　−ＣＬＫ信号の発生動作を、第６図の動
作波形図を参照して説明する。

周期Ｔ３のＡＲＢ　−ＣＬＫ信号の発生させるときは、
モード信号ＭＯＤＥＯ及びＭＯＤＥ、１は、ｒｌＯ（Ｍ
ＯＤＥＯ・＊ＭＯＤＥ１）Ｊに設定される。ＭＯＤＥＯ
・＊ＭＯＤＥ１のときは、ＡＮＤゲート２４Ｃ及び２４
Ｅは閉となり、ＪＫＦＦ２１Ａ及びＪＫＦＦ２１ＣのＱ
出力■及び■は遮断されて、ＤＦＦ２２Ａに入力されな
い。

動作開始時のタイミングｔ。においでは、前述の周期Ｔ
２のＡＲＢ　−ＣＬＫ信号の発生動作の場合と同様に、
ＪＫＦＦ２　ＬＡのＱ出力■は「０」から「１」に立上
り、ＤＦＦ２２ＡのＱ出力■及びＪＫＦＦ２１ＢのＱ出
力■はｒＯＪであり、ＡＮＤゲート２４Ａの出力■は「
１」である（第６図（ａ）　、　（ｂ）　、　（ｃ）の
ｔ。タイミング参照）。

ＪＫＦＦ　２１　Ｂは、ＡＮＤゲート２４Ｂを通してＪ
ＫＦＦ２１ＡのＱ出力■（−ｒｌＪ）を受け、次のタイ
ミングｔ１においてそのＱ出力■が「０」から「１」に
立上る（第６図（ｂ）のｔ１タイミング参照）。

ＤＦＦ２２Ａは、ＪＫＦＦ２１ＢのＱ出力■を受けてτ
だけ遅延させ、次のタイミングｔ２においてそのＱ出力
■が「０」からｒｌＪに立上る（第６図（ｃ）のｔ２タ
イミング参照）。

ＤＦＦ２２ＡのＱ出力■とＪＫＦＦ２１ＡのＱ出力■が
共に「１」となるので、ＮＡＮＤゲート２３及びＡＮＤ
ゲート２４Ａの出力■は「０」となり、ＪＫＦＦ２　Ｌ
Ａ及び２１Ｂのに端子犬力は「１」となって、次のタイ
ミングｔ３においてそれらのＱ出力■及び■は「１」か
ら「０」に反転する（第６図（ａ）　、　（ｂ）のｔ３
タイミング参照）。

ＪＫＦＦ２１Ａは、そのＱ出力■が「０」になると、イ
ンバータ２６Ａで反転されてそのＪ端子入力は「１」と
なる。したがって、次のタイミングｔ４において、Ｑ出
力■は再び「０」から「１」に立上る。一方、タイミン
グｔ４では、ＪＫＦＦ、２１ＢのＱ出力■は「０」状態
のままであり、ＤＦＦ２２ＡのＱ出力■は、ＪＫＦＦ２
１Ｂのタイミングｔ３の状態を受けて１１」から「０」
に反転する（第６図（ａ）　、　（ｂ）　、　（ｃ）の
ｔ４タイミング参照）。

タイミングｔ４におけるＪＫＦＦ２１．Ａ及び２１Ｂの
Ｑ出力■及び■とＤＦＦのＱ出力■の状態は、タイミン
グｔ０における各状態と同じである。したがって、以降
はタイミングｔ。〜ｔ４の状態が周期Ｔ３＝４τで繰り
返される（第６図（ａ）　、　（ｂ）　、　（ｃ１のタ
イミングｔ４以降参照）。

ＡＮＤゲート２４Ｆは、ＪＫＦＦ２１ＡのＸＱ出力≠■
とＤＦＦ２２ＡのＱ出力■のＡＮＤ出力■を発生する（
第６図（ｅ）参照）。

インバータ２６Ｂは、ＡＮＤ出力■を反転して自系ＡＲ
Ｂ　−ＣＬＫ信号信号子生し、ＤＦＦ２２Ｂ及びインバ
ータ２６Ｃは、自系ＡＲＢ・ＣＬＫ信号信号子だけ遅延
した他系ＡＲＢ　−ＣＬＫ信号信号光生する（第６図（
ｆ）　、　ｆｇ）参照）。

このようにして発生された自系及び他系ＡＲＢ　−ＣＬ
Ｋ信号■及び■の周期Ｔ３は４τである。

自系ＡＲＢ　−ＣＬＫ信号■を親装置側に用い、他系Ａ
ＲＢ　−ＣＬＫ信号信号子装置側に送出し、各ＡＲＢ　
−ＣＬＫ信号■及び■の立上りエツジを親及び子装置側
のバス使用権獲得及び放棄のタイミングとする。これに
より、自系ＡＲＢ・ＣＬＫ信号■をシステムのＡＲＢ　
−ＣＬＫ信号と見た場合、親装置は発生時間が実質的に
早いエツジを、子装置は発生時間が実質的に遅いエツジ
を、それぞれのバス使用権獲得及び放棄のタイミングと
することができることは、前述の周期Ｔ１のＡＲＢ　−
ＣＬＫ信号の場合と同様である。

（４）周期Ｔ４のＡＲＢ　−ＣＬＫ信号の発生動作周期
Ｔ４のＡＲＢ　−ＣＬＫ信号の発生動作を、第７図の動
作波形図を参照して説明する。

周期Ｔ、のＡＲＢ　−ＣＬＫ信号の発生させるときは、
モード信号ＭＯＤＥ及びＭＯＤＥＩは、ｒｌ　１　　（
ＭＯＤＥＯ・ＭＯＤＥＩ）Ｊに設定される。ＭＯＤＥＯ
・ＭＯＤＥＩのときは、ＡＮＤゲート２４Ｃ及び２４Ｄ
は閉となり、ＪＫＦＦ２１Ａ及びＪＫＦＦ２１ＢのＱ出
力■及び■は遮断されて、ＤＦＦ２２Ａに入力されない
。

動作開始時のタイミングｔ。においでは、前述の周期Ｔ
３のＡＲＢ　−ＣＬＫ信号の発生動作の場合と同様に、
ＪＫＦＦ２１Ｂ及び２１ＣとＤＦＦ２２Ａの各Ｑ出力■
、■及び■は「０」であり、ＡＮＤゲート２４Ａの出力
■は「Ｉ」　　′である（第７図ｆａ）　、　（ｂ）　
、　（ｃ）　、　（ｄ）の１．タイミング参照）。

ＪＫＦＦ２１Ｂは、ＡＮＤゲート２４Ｂを通してＪＫＦ
Ｆ２１ＡのＱ出力■（＝ｒｌＪ）を受け、次のタイミン
グｔ、においてそのＱ出力■が「０」から「１」に立上
る（第７図（ｂ）のｔ、タイミング参照）。

ＪＫＦＦ２１ＣはＪＫＦＦ２１ＢのＱ出力■を受け、次
のタイミングｔ２においてそのＱ出力■がｒＯＪから「
ＩＪに立上る（第７図（ｃ）のｔ２タイミング参照）。

ＤＦＦ２５は、ＪＫＦＦ２１ＣのＱ出力■を受けてτだ
け遅延させ、次のタイ゛ミングｔ３においてそのＱ出力
■が「０」から「１」に立上る（第７図（ｄｌのｔ３タ
イミング参照）。

ＤＦＦ２５のＱ出力■とＪＫＦＦ２１ＡのＱ出力■が共
に「１」となるので、ＮＡＮＤケート２３及びＡＮＤゲ
ート２４Ａの各出力はｒＯＪとなり、ＪＫＦＦ２１Ａ、
２１Ｂ及び２１Ｃのに端子入力は「１」となって、次の
タイミングｔ４においてそれらの■、■及び■は共に「
１」から「０」に反転する（第７図（ａ）　、　ｆｂ）
　、　ｆｃ）　、　（ｄｉのｔ４タイミング参照）。

ＪＫＦＦ２１Ａは、そのＱ出力が「０」になると、イン
バータ２６Ａで反転されてそのＪ端子入力は「１」とな
る。したがって、次のタイミングｔ５において、Ｑ出力
■は再びｒＯＪから「１」に立上る。一方タイミングｔ
５では、ＪＫＦＦ２１Ｂ及び２１ＣのＱ出力■及び■は
「０」状態のままであり、ＤＦＦ２２ＡのＱ出力■は、
ＪＫＦＦ２１Ｃのタイミングｔ４の状態を受けて「１」
から「０」に反転する（第７図（ａ）　、　（ｂ）　、
　（ｃ）　、　（ｄｌのｔ５タイミング参照）。

タイミングｔ５におけるＪＫＦＦ２１Ａ、２１Ｂ及び２
１ＣのＱ出力■、■及び■とＤＦＦのＱ出力■の状態は
、タイミングｔ。における各状態と同じである。したが
って、以降はタイミング１．−１５の状態が周期Ｔ４−
５でで繰り返される（第７図（ａｌ　、　（ｂ）　、　
（ｃ）　、　（ｄｌのタイミング上５以降参照）。

ＡＮＤゲート２４Ｆは、ＪＫＦＦ２１Ａの又Ｑ出力Ｘ■
とＤＦＦ２２ＡのＱ出力■のＡＮＤ出力■を発生させる
（第７図（ｆｌ参照）。

インバータ２６Ｂは、ＡＮＤ出力■を反転して自系ＡＲ
Ｂ　−ＣＬＫ信号信号子生し、ＤＦＦ２２Ｂ及びインバ
ータ２６Ｃは、自系ＡＲＢ・ＣＬＫ信号信号子だけ遅延
した他系ＡＲＢ　−ＣＬＫ信号信号光生する（第７図（
ｇｌ　、　（ｈ）参照）。

このようにして発生された自系及び他系ＡＲＢ　−ＣＬ
Ｋ信号信号子■の周期Ｔ４は５τである。

自系ＡＲＢ　−ＣＬＫ信号信号子装置側に用い、他系Ａ
ＲＢ　−ＣＬＫ信号信号子装置側に送出し、各ＡＲＢ　
−ＣＬＫ信号■及び■の立上りエツジを親及び子装置側
のバス使用権獲得及び放棄のタイミングとする。これに
より、自系ＡＲＢ・ＣＬＫ信号■をシステムのＡＲＢ　
−ＣＬＫ信号と見た場合、親装置は発生時間が実質的に
早いエツジを、子装置は発生時間が実質的に遅いエツジ
を、それぞれのバス使用権獲得及び放棄のタイミングと
することができることは、前述の周期Ｔ、のＡＲＢ　−
ＣＬＫ信号の場合と同様である。

（Ｂ）実施例の動作 第２図において、装置１１Ａが親装置であり、装置１１
Ｂが子装置であるとすると、親装置ｌＩＡは、そのＡＲ
Ｂ　−ＣＬＫ発生回路２０Ａで発生した自系ＡＲＢ　−
ＣＬＫ信号信号子系装置１１Ａ内で用い、他系ＡＲＢ・
ＣＬＫ信号信号光ＲＢ・ＣＬＫ線１４に送出し、子装置
１１Ｂに送る。

各ＡＲＢ　−ＣＬＫ信号信号子■の周期Ｔは、親装置１
１Ａ及び１１８間の距離ＬＡｌｌに応じて、先に述べた
Ｔ　＞　２　Ｌ　ＡＢ／　Ｖを満足するように選定され
る。

親装置１１Ａは自系ＡＲＢ　−ＣＬＫ信号信号子上りエ
ツジをバス使用権獲得及び放棄のタイミングとし、子装
置１１Ｂは他系ＡＲＢ　−ＣＬＫの立上りエツジをその
バス使用権獲得及び放棄のタイミングとする。

この自系ＡＲＢ　−ＣＬＫ信号信号子他系ＡＲＢ・ＣＬ
Ｋ信号信号光いて親装置１１Ａと子装置１１８間で行わ
れるバス使用権獲得制御動作内容は、前述の〔作用〕の
項で説明した第２図の場合のバス使用権獲得制御動作と
同様であるので、その説明は省略する。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得ら
れる。

（１）　　アービトレーション回路を必要としない簡単
な回路構成で、速やかにかつ長距離の場合にも競合を生
じさせることなく２装置間のアービトレーションを行う
ことができる。

（２）親装置となる装置を変更することにより、２装置
間の優先順位を容易に変更することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の実施システムの説明図、第３図は本発
明の実施例に用いられるアービトレーション・クロック
（ＡＲＢ−ＣＬＫ）発生回路の説明図、 第４図はＡＲＢ　−ＣＬＫ発生回路の周期Ｔ、のＡＲＢ
　−ＣＬＫ信号発生動作波形図、第５図はＡＲＢ　−Ｃ
ＬＫ発生回路の周期Ｔ２のＡＲＢ　−ＣＬＫ信号発生動
作波形図、第６図はＡＲＢ　−ＣＬＫ発生回路の周期Ｔ
３のＡＲＢ　−ＣＬＫ信号発生動作波形図、第７図はＡ
ＲＢ　−ＣＬＫ発生回路の周期Ｔ４のＡＲＢ　−ＣＬＫ
信号発生動作波形図、第８図は従来のデイジ−チエイン
方式の説明図、第９図は従来のパラレル方式の方式図で
ある。 第１図及び第３図において、 １１Ａ、１１Ｂ・・・装置、１２・・・ハス、１３・・
・ビジー　（ＢＵＳＹ）ｇ、１４・・・アービトレーシ
ョン・クロック（ＡＲＢ−ＣＬＫ）線、２０．２０Ａ。 ２０Ｂ・・・アービトレーション・クロック（ＡＲＢ・
ＣＬＫ）発生回路、２９Ａ、２９Ｂ・・・送受信手段。 従来のパラレル方式 第９図

Claims (2)

【特許請求の範囲】
1. （１）二つの装置（１１Ａ、１１Ｂ）間を相互に接続す
   るバス（１２）を使用して互いのデータの送受を行うシ
   ステムのバス使用権獲得制御方式において、 （ａ）二つの装置（１１Ａ、１１Ｂ）のいずれか一方を
   親装置、他方を子装置とし、親装置より子装置に向け所
   定周期のアービトレーション・クロック信号を送出し、 （ｂ）親装置は、アービトレーション・クロック信号に
   おける発生時間が実質的に早い一方のエッジをバス使用
   権獲得及び放棄のタイミングとし、 （ｃ）子装置は、アービトレーション・クロック信号に
   おける発生時間が実質的に遅い他方のエッジをバス使用
   権獲得及び放棄のタイミングとする、 ことを特徴とするバス使用権獲得制御方式。
2. （２）二つの装置（１１Ａ、１１Ｂ）間の距離をＬ＿Ａ
   ＿Ｂ、アービトレーション・クロック信号の伝送速度を
   Ｖとしたとき、アービトレーション・クロック信号の周
   期Ｔが、次の条件を満足するように設定されることを特
   徴とする特許請求の範囲第１項記載のバス使用権獲得制
   御方式。 Ｔ＞２Ｌ＿Ａ＿Ｂ／Ｖ