SU898412A1 - Многоканальное устройство дл сопр жени модулей процессора - Google Patents

Description

Изобретение относитс  к вычислительной технике и предназначено дл  организации сопр жени  между различными модул ми модульного процессора. Модулем может быть устройство микропрограммного управлени , оперативна  пам ть, процессор ввода-вывода, специализированное арифметическое устройство и г.д. Известны устройства приоритетного подключени  процессоров к общей магистрали , содержащие триггеры запроса, триггеры зан тости, триггеры передачи , узлы приоритета 11. Недостатком этих устройств  вл етс  низкое быстродействие, обусловленное тем, что сигнал опроса последовательно проходит через узлы приоритета каждого устройства, подкл ченного к магистрали.Кроме того устрой ство, не позвол ет организовать св зь между двум  любыми устройствами систем по инициативе любого из устройств. Наиболее близким к предлагаемому по сущности технического решени   вл етс  многоканальное устройство дл  приоритетного подключени  источников информации к общей магистрали, содер жащее в .каждом канале регистр адреса назначени , триггер запроса, триггер зан тости, триггер передачи, узел приоритета, причем первые входы устройства соединены с первыми входами регистров адреса назначени , вторые входы устройства соединены с пер выми входами триггеров запроса, четвертые входы устройства соединены с первыми входами триггеров зан тости, а выходы узла приоритета соединены с первыми входами соответствующих триггеров передачи 23. Недостатками этого устройства  вл йтс  низкое быстродействие, так каК узел приоритета анализирует приоритеты запросов последовательно, а адрес устройства, вышедшего на св 31, выдаетс  по следующему синхросигналу после синхросигнала, по которому выдаетс  запрос, а также его ограничен ные функциональные возможности, так как оно не позвол ет организовать св зь между двум  любыми устройствам системы. Цель изобретени  - увеличение быс родействи  и расширение функциональных возможностей за счет организации св зи между двум  любыми модул ми процессора по инициативе любого моду л . Поставленна  цель достигаетс  тем что в устройство, содержащее блок приоритета, а в каждом канале регистр адреса назн51чени , триггер передачи , триггер зан тости, триггер запроса, причем первые входы регист- ррв адреса назначени , триггеров з апроса , триггеров зан тости соответствующих каналов соединены соответст венно со входами первой, второй и третьей групп входов устройства, выходы блока приоритета соединены с пе выми входами триггеров передачи соответствующих каналов, введены блок формировани  сигналов приема и блок формировани  тактов, а в каждый каНал - триггер ответа-ожидани , дешиф ратор адреса назначени , узел опреде лени  возможности свйзи, элемент задержки и элемент ИЛИ, причем первые входы Триггеров ответа-ожидани  кана лов соединены с соответствующими вхо дами четвёртой группы входов устройства , I выход (триггера ответа-ожидани F-ro канала (,M) соединен с i-ыми .входами первой группы входов узлов определени  возможности св зи всех каналов, выход регистра адреса назначени  i-oro канала соединен с первым входом дешифратора адреса назначени  того же канала, второй вход которого соединен с выходом триггера запроса того же канала и с i-ым входом блока формировани  тактов, первый выход которого соединен со вторыми входами триггеров передачи, регистров адреса назначени , триггеров запроса, триггеров зан тости, триггеров ответаожидани  , а второй выход - с третьими входами триггеров передачи, выходы дешифратора адреса назначени  1-ого канала соединены со входами второй группы входов узла определени  возможности св зи того же канала и с i-ой группой входов блока формировани  сигналов приема, выход триггера зан тости i-oro канала соединен с i-ым входом третьей группы входов j-oro узла определени  возможности св зи (,M; ), выход узла определени  возможности св зи i-ro канала соединен с i-ым входом блока приоритета , выход триггера передами 1-ого канала соединен с i-ым входом М4-1-ой группы входов блока формировани  сигналов приема, первый и второй входы элемента ИЛИ i-ro канала соединены соответственно с выходом триггера передачи , и выходом элемента задержки того же канала, входом подключенного к выходу триггера передачи того же канала, выходы блока формировани  сигналов приема  вл ютс  выходами первой группы выходов устройства, а выходы элементов ИЛИ каналов - выходами второй группы выходов устройства. Блок формировани  тактов содержит генератор тактовых импульсов, выход которого соединен с первым входом первого элемента И, вторым входом подключенного к выходу первого триггера и первому входу второго элемента И, выход которого соединен с первыми входами первого и второго элементов ИЛИ, вторыми входами подключенных через первый элемент НЕ к выходу третьего элемента ИЛИ, выходы которого  вл ютс  соответствующими входами блока, второй вход второго элемента И соединен с выходом второго триггера и через второй элемент НЕ с первым входом второго триггера, выход первого триггера подключен через третий элемент НЕ к первым входам первого триггера и третьего элемента И и непосредственно к первому входу четвертого элемента И, второй и третий входы первого триггера соединены соответственно с выходом генератора тактовых импульсов и выходом первого элемента ИЛИ, выходы первого элемента И и второго элемента ИЛИ подключены соответственно ко второму и третьему входам второго триггера, вторые входы третьего и четвертого элементов И подключены к выходу генератора тактовых импульсов, третьи входы - к выходу второго элэмента НЕ, а выходы - соответственно к к первому и второму выходам блока. Кроме того, узел определени  возможности св зи |-ого канала с (,М) содержит элемент И, выход которого  вл етс  выходом узла, две группы элементов И, две группы элементов НЕ и группу Элементов ИЛИ, причем первые входы-элементов И первой группы соеди589 нены с- i-ым входом первой группы входов узла, второй элемента И первой группы ,M; ) соединен с j-ым входом второй.группы входов узла и со входом j-ro элемента НЕ первой группы, выходы j-ых элементов И и НЕ первых групп соединены соответственно с первым и вторым входами j-oro элемента ИЛИ группы, выход которого подключен к первому входу j-oro элемента ,И второй группы, вторым бходом соединенного с j-ым входом первой группы входов узла, третьим входом - через соответствующий элемент НЕ второй группы с j-ым входом третьеи группы входов узла, а выходом с J-UM входом элемента ИЛИ. Блок формировани  сигналов приема содержит группу элементов ИЛИ, выходы которых  вл ютс  соответствующими выходами блока и М групп элементов И причем 5-ый вход К-ого элемента ИЛИ группы ({, ,Н) соединен с выходом {-ого элемента И К-ой группы, первый вход которого подключен к г-ому входу (еой группы входов блока а второй вход - к К-ому входу M-ft-ой группы входов блока. На фиг. 1 представлена блок-схема устройства-, на фиг. 2 - схема блока формировани  тактов; на фиг. 3 схе ма узла определени  возможности св зи , на фиг. - схема блока формировани  сигналов приема на фиг. 5 . блок-схема модульного процессора, по строенного на базе устройства на ;фиг. 6 - временна  диаграмма работы устройства. Устройство (фиг. } содержит ре;гистры 1 адреса назначени , триггеры 2 запроса, триггеры 3 ответа-ожидани , триггеры k зан тости, дешифра торы 5 адреса назначени , блок 6 фор мировани  тактов, узлы 7 определени  возможности св зи, блок 8 приоритета триггеры 9 передачи, блок 10 формировани  сигналов приема, элементы за держки 11, элементы ИЛИ 12, шины 13 16 входов соответственно первой, вто рой, четвертой и третьей групп входов и шины 17 и 18 выходов соответственно первой, втором групп выходов Блок 6 формировани  тактов (фигч предназначен дл  выраоотки синхронизирующих сигналов и содержит генератор 19 тактовых импульсов, элементы ИЛИ 20-22, элементы И , элементы НЕ 27-29, триггеры 30 и 31, входы 32. 2 Узел 7 определени  возможности св зи -канала (1 1 ,М) предназначен дл  определени  возможности удовлетворени  запроса модул  выдавшего запрос в данный момент времени, и содержит (фиг. З) элементы И 33 и 3 первой и второй групп, элементы НЕ 35 и 36 первой и второй групп, элементы ИЛИ 37 группы, элемент ИЛИ 38, i-ый вход . 39 первой группы входов узла, входы первой группы входов узла, входы 1 и второй и третьей групп входов узла, выход k3 узла. Блок 10 формировани  сигналов Прйема предназначен дл  выработки сигналов приема и выдачи их в модуль, который принимает информацию. Блок 10 содержит (фиг. t) элементы И первой, второй, ...,-М-ой групп, э е менты ИЛИ группы, входы k( соответствующих групп входов блока и it7 М+1-ОЙ группы входов блока. Модульньгй процессор (фиг. 5) содержит входы-выходы 48, модули , подключенные к устройству 50, и шины 51 дл  обмена информацией между модул ми . Устройство работает следую1дим образом . При отсутствии запросов от модулей kS блок 6 вырабатывает синхросигналы СИ (фиг. 6). Модуль 3, желающий передать информацию (модуль-передатчик ), выста вййет на соответствующей шине 1 ззпцос5 а на шине 13 адрес модул  4,в который должна быть передана информаци  (модул -приемника ) .Информаци ,передаваема  между модул ми 49, может быть трех типов: информаци , на которую модуль-приемник должен выдать ответ (команда в специализированное арифметическое устройство , адрес данных при выполнении команды Чтение), После окончани  цикла передачи модуль-передатчик возбуждают соответствующую шину 15 ответа-ожидани , единичное состо ние которой при отсутствии сигнала на шине 1 запроса означает, что cooffeeVствующий модуль 9 находитс  а состо нии Ожидание. Этот модуль считаетс  зан тым дл  всех модулей, кроме того, от которого не ожидает ответj информаци ,  вл юща с  ответом на пре.дыдущую команду какого-либо модул  (результат операции из слециа Иизированного арифметического устройг ства, данные из оперативной пам ти,), При желании передать такую информа . цию модуль-передатчик одновременно с шиной запроса. возбуждают шину 15 ответа-ожидани , единимное состо ние которой при налимий на шине 14 означает, что передаваема  информаци   вл етс  ответной, информаци , не  вл юща .с  ответом на предыдущую команду и не требующа  ответа (адрес данных оперативной пам ти и данные при выполнении команды Запись).

Каждый из модулей 49 может находитьс  в одном из следующих состо ний :

Зан т. Это означает, что модуль зан т обработкой какой-либо информации и прин ть информацию от другого модул  не может. При этом он воз- буждает соответствующую шину 16 зан тости .

Ожидает. Это означает, что модуль передавал какую-либо информацию дл  обработки другому модулю и ожидает от него ответ, этот модуль свободен только дл  приема ответной информации . Дл  всех остальных модулей он считаетс  зан тым и св зь с ним не может быть установлена. В эт-ом состо нии модуль возбуждает соответствующую шину .15. Модуль, желающий выдать информацию в ответ на информацию от другого модул , возбуждает вместе с шиной 14 шину 15. Одновременное наличие единичного сигнала на шинах 14 и 15  вл етс  признаком того, что передаваема  информаци   вл етс  ответной.

Свободен. Это означает, что модуль свободен и может прин ть информацию от любого другого модул .

По синхросигналу СИ запросы от всех модулей 49 фиксируютс  на три ггерах 2. Одновременно в соответствующих регистрах 1 фиксируютс  адреса назначени . По этому синхросигналу СИ устанавливаютс  триггеры 4 зан тых модулей и триггера 3 модулей, ко торые наход тс  в состо нии ожидани  или хот т передать ответную информацию . По установленному триггеру 2 дешифратор 5 дешифрирует содержимое соответствующего регистра 1, определ   в какой из модулей хочетпередат информацию модуль-передатчик.

Сигналы с выходов дешифраторов 5 поступают в узел 7 и в блок 10. В каждый из узлов 7 поступают сигналы со всех триггеров 3 и со всех триггеров 4 чужих каналов. Анализиру  состо ние триггеров 4 и триггеров 3 узл

128

7, определ ют возможность св зи и при наличии такой возможности возбуждают выходы 43. Сигналы с выходов 43 поступают на-входы блока В приоритета , который определ ет наиболее приоритетный из них.

. При наличии хот  бы одного установленного триггера 2 блок 6 вырабатывает син-хросигнал СИ. По синхросигналу СИд, поступающему на С-вход триггеров 9i устанавливаетс  триггер 9, соответствующий наиболее приоритетному запросу. Сигнал с триггера 9 поступает на вход элемента ИЛИ 12 и на вход элемента задержки 11, которые служат дл  удлинени  сигнала передачи Сигнал передачи с выхода элемента ИЛИ 12 по шине 18 поступает в соответствующий модуль 48, разреша  выдачу содержимого выходного регистра этого модул  на шины 51. Одновременно сигна передачи сбрасывает в этом модуле запрос и, если был установлен,ответ.

Сигнал с выхода триггера 9 поступает также в блок 10, который вырабатывает сигнал приёма информации и по соответствующей шине 17 передает его в модуль, который должен прин ть информацию. По этому сигналу модуль-приемник снимает с шин 51 необходимую информацию.

Синхросигнал СИ, заведен на входы сброса триггеров 9. По следующему синхросигналу СИ сбрасываетс  триггер 9 и снимаютс  сигналы передачи и приема на выходах 18 и 17. Сигнал передачи задерживаетс  относительно сигнала приема дл  того, чтобы данные, принимаемые модулемгприемником , были заведомо верными. По этому синхросигналу СН сбрасываетс  триггер 2 и, установлен, триггер 3 того модул , который передавал данные в предыдущем цикле. Одновременно устанавливаютс  или сбрасываютс  триггеры 3 и триггеры 4 тех модулей, которые изменили свое состо ние . При наличии запросов от других модулей по синхросигналу СИ устанавливаютс  соответствующие триггеры 2 и работа устройства продолжаетс  описанным способом.

Блок 6 работает следующим образом.

Claims (2)

1. При отсутствии сигналов на входах 32 блока (сброшены все триггеры 2 запросов ) триггеры 30 и 31 сброшены и элемент И 25 повтор ет сигналы с выхода генератора 19. Выход элемента И.25  вл етс  первым выходом блока. 98 С этого выхода выдаютс  синхросигналы СИ, Предположим, в момент времени to (фиг. 6) на один из входов Н устройства поступил запрос. Посин- . хросигналу СИ установлен соответству ющий триггер 2 запроса и по витс  .сиг нал на одном из входов 32. По этому сигналу через элемент НЕ 27 и мерез элементы ИЛИ 20 и 21 запрещаетс  сброс соответственно первого 30 и второго 31 триггеров. По очередному тактовому импульсу Т устанавливаетс  триггер 30. По сн тию тактового импульса Тд единичный уровень по вл етс  на выходе триггера 30, запреща , че , рез элемент НЕ 29 выработку синхросигнала СИ элементом И 25 и разреша  выработку синхросигнала СИ элементом И З по следующему тактовому импульсу Tj . По тактовому импульсу Tj сбрасываетс  также триггер 30 и устанавливаетс  триггер 31- По сн тию так тового импульсу TJ на выходах тригге ров 30 и 31 по вл етс  соответственно нулевой и единичный уровни. По так товому импульсу Тц триггер 30 устана ливаетс  снова. По сн тию тактового импульса Ttj единичный уровень по вл  етс  на выходе триггера 30 jразреша  через элемент И 2k выработку сигнала сбро са, который поступает через элементы ИЛ 20 и 21 на входы сброса триггеров 30 и 31 и сбрасывает их. По следующему тактовому импульсу Tj- элемент И 2S вырабатывает o epeднoй синхросигнал СИ , по которому сбрасываетс  триггер 2 запроса того модул , запрос которого удовлетвор лс . Если других запросов нет, то блок снова вырабатывает только синхросигналы СИ. При по влении очередного запроса работа блока продолжаетс  описанным способом. Узел 7 определени  возможности св зи работает следующим образом. По входам 0 поступают сигналы из дешифратора 5 адреса назначени . По аходам 1 поступают сигналы с тригге ров 3 ответа-ожидани  всех каналов, кроме собственного. По входам 2 поступают сигналы с триггеров t зан тести чужих каналов. По входу 39 поступает сигнал с триггера 3 ответаожидани  собственного канала. В каждый момент времени в каждом узле воз бужден только один из входов 40. Номер этой шины соответствует адресу модул  в который хочет передать инф 1маци 0 модуль-передатчик. Необходимыми услови ми возможности св зи  вл ютс : отсутствие единичного сигнала на входе k2 зан тости, соответствующего возбужденному входу 40, отсутствие единичного сигнала на входе k ответа-ожидани , соответствующего возбужденному входу lO, или наличие единичного сигнала на этом входе и одновременное наличие единичного сигнала на входе 39. При отсутствии единичного сигнала на входе k2 через соответствующий элемент НЕ 36 устанавливаетс  единичный уровень на третьем входе элемента И 3. При отсутствии единичного сигнала на с.оответствук дем входе tl через соответствующий элемент НЕ 35 или при . . наличии единичного сигнала на этом входе и при наличии единичного сиг-, нала на входе 39 через элемент И 33 и элемент ИЛИ 37 на вход элемента И З поступает единичный сигнал. При наличии единичных сигналов на первом и третьем входах соответствующего элемента И. 3 и при наличии единичного сигнала на втором, входе этого элемента , поступающего с соответствующего входа kQ, единичньтй сигнал с выхода элемента И 3 через элемент ИЛИ 38 поступает на выход 3 узла, определ   тем самым возможность св зи. Блок 10 формировани  сигналов приема работает следующим образом. По входам 4б на первые входы элементов И kk поступают сигналы с выходов дешифратора 5 адреса назначени ,, номер которого соответствует номеру группы. По входам 7 на вторые входы элементов И Ц поступает CMrHajijсигнал с выхода триггера 9 пе редачи, номер которого соответствует номеру группы. В каждый момент време ни .возбужден не более чем один вход 7, номер которого соответствует номеру установленного триггера 9 передачи . Номер, установленного триггера 9  вл етс  номером модул , который передает информацию в этом цикле св зи. В группе элементов И, соответствующей установленному триггеру 9 передачи, возбужден первый вход только у одного из элементов И. Номер этого элемента И соответствует номеру модул , в которьгй передана информаци . Таким образом, из всех элементов И в каждый момент времени возбужден выход не более, чем у одного. Единичный сигнал с этого элемента И через соотвёт ствующий элемент ИЛИ kS фор((рует сигнал приема, номер которого соответствует номеру модул , в который передаетс  информаци . Таким образом, устройство позвол  ет достаточно простым образом и с небольшими затратами оборудовани  ор ганизовывать процессорный набор, содержащий модули, выполн ющие различные функции. Модульный процессор, по строенный на базе этого устройства, отличаетс  принципиальной простотой и возможностью наращивани . На основе предлагаемого устройства можно создавать как дешевые модульные процессоры с небольшой производительностью (процессоры, имеющие минимальный набор модулей ), так и высокопро изводительные модульные процессоры, имеющие в своем составе достаточно большое число высокоэффективных вы числительных модулей, причем алгорит ма св зи в устройстве позвол ет значительно повысить быстродействие самого устройства, процессора в целом за счет сокращени  времени зан тости шин св зи служебной.информацией, Кроме To.ro, устройство обеспечивает модул м процессора дополнительные во можности, позвол   им взаимный попар ный обмен по инициативе любого из ни Формула изобретени  , Многоканальное устройство.дл  сопр жени  модулей процессора, содержащее блок приоритета, а в каждом канале регистр адреса назначени , триггер передачи, триггер зан тости, триггер запроса, причем первые входы регистров адреса назначени , триг геров запроса, триггеров зан тости соответствующих каналов соединены со ответственно со входами первой, второй и третьей групп входов устройства , выходы блока приоритета соединен с первыми входами триггеров передачи соответствующих каналов, о т л и Чающеес  тем, что, с целью повышени  быстродействи  устройства, .в него введены блок формировани  сиг налов приема и блок формировани  так товы, а в каждый канал - триггер ответа-ожидани , дешифратор адреса наз начени , узел определени  возможност св зи, элемент задержки и элемент ИЛИ, причем первые входы триггеров ответа-ожидани  каналов соединены с соответствующими входами четвертой группы входов устройства, выход триг гера ответа-ожидани  i-oro канала (1 1,М) соединен с i-ыми входами первой группы входов узлов определени  возможности св зи всех каналов, выход регистра адреса назначени  i-oro канала соединен с первым входом дешифратора адреса назначени  того же канала , второй вход которого соединен с выходом триггера запроса того же канала и с i-ым входом блока формировани  тактов, первый выход которого соединен со вторыми входами триггеров передачи, регистров адреса назначени , триггеров зан тости, триггеров ответа-ожидани , а второй выход.- с третьими входами триггеров передачи, выходы дешифратора адреса назначени  1-ого канала соединены со входами второй группы входов узла определени  возможности св зи того же канала и с t-ой группой входов блока формировани  сигналов приема, выход триггера зан тости i-oro канала соединен с i-ым входом третьей группы входов j-oro узла определени  возможности св зи (j 1 ,М; ), выход узла определени  возможности св зи 1-ого канала соединен с i-ьгм входом блока приоритета , выход триггера передачи i-oro канала соединен с -ым входом М+1-ой группы входов блока формировани  сигналов приема,.первый и второй входы элемента ИЛИ i-oro канала соединены соответственно с вь1ходом триггера передачи и выходов элемента задержки того же канала, входов подключенного к выходу триггера передачи того же канала , выходы блока формировани  сигналов приема  вл ютс  выходамипервой группы выходов устройства, а выходы элементов ИЛИ каналов - выходами второй группы выходов устройства. 2.Устройство по п. I, отличающее с  тем, что блок формировани  тактов содержит генератор тактовых импульсов, выход которого соединен с первым входом первого элемента И, вторым , входом подключенного к выходу первого триггера и первому входу второго элемента И, выход которого соединен с первыми входами первого и второго элементов ИЛИ, вторыми входами подключенных через первый элемент НЕ к выходу третьего элемента ИЛИ, выходы которого  вл ютс  соответствующими входами блока, второй вход второго элемента И соединен с выходом второго триггера и через второй элемент НЕ с первым входом второго триггера, выход первого триггера подключен через третий элемент НЕ к первым входам первого триггера и третьего элемента И и непосредственно к первому входу четвертого элемен та И, второй и третий входы первого триггера соединены соответственно с выходом генератора тактовых импульсо и выходом первого элемента ИЛИ, выхо ды первого элемента И и второго элемента ИЛИ подключены соответственно ко второму и третьему входам второго триггера, вторые входы третьего и четвертого элементов И подключены к выходу генератора тактовых импульсов третьи входы - к выходу второго элемента НЕ, а выходы - соответственно к первому и второму выходам блока. 3. Уctpoйcтвo по п. 1, отличающеес  тем, что узел определени  возможности св зи 1-ого кана  а (,М ) содержит элемент ИЛИ, выход которого  вл етс  выходом узла, две группы элементов И, две группы элементов НЕ и группу элементов ИЛИ, причем первые входы элементов И первой группы соединены с t-ым входом первой группы входов узла, второй вход го элемента И первой группы ( ) соединен с 1-ым входом второй группы входов узла и со входом J-oro элемента НЕ первой группы. 1/, выходы j-ых элементов И и НЕ первых групп соединены соответственно с первым и вторым входами j-oro элемента ИЛИ группы, выход которого подключен к первому входу j-oro элемента М второй группы, вторым входом соединенного с j-ым входом первой группы входов узла, третьим входом - через соответствующий элемент НЕ второй группы с j-ым входом третьей группы входов узла, а выходом - с j-ым входом элемента ИЛИ. , Устройство по п. 1,,о т л и чающеес  тем, что блок формировани  сигналов приема содержит группу элементов ИЛИ, выходы которых - вл ютс  соответствующими выхода , ми блока и М групп элементов И, причем -ый вход элемента ИЛИ группы (i, ,М) соединен с выходом i-oro элемента И К-ой группы, первый вход которого подключен к 1-ому входу К-ой группы входов блока, а второй вход - к К-ому входу М+1-ОЙ rpyn-t пы входов блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР (Г Зиоб, кл. G Об F 9/18, 1972.
2. 2.Патент СШХ № 3800287Н, кл. 3 0-172.5. опублик. 197 (rtpoTOтип X

   Й-$P

   JJ

   //2.J

   Jl

   „АААЛАААААЛ

   J-LJl

   30