JPS6117030B2 - - Google Patents

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Publication number
JPS6117030B2
JPS6117030B2 JP17824881A JP17824881A JPS6117030B2 JP S6117030 B2 JPS6117030 B2 JP S6117030B2 JP 17824881 A JP17824881 A JP 17824881A JP 17824881 A JP17824881 A JP 17824881A JP S6117030 B2 JPS6117030 B2 JP S6117030B2
Authority
JP
Japan
Prior art keywords
module
signal
modules
control
bus
Prior art date
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Expired
Application number
JP17824881A
Other languages
English (en)
Other versions
JPS57108916A (en
Inventor
Dei Garuman Jonasan
Esu Baanzu Dabitsudo
Shii Sho Uiriamu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hewlett Packard Japan Inc
Original Assignee
Yokogawa Hewlett Packard Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Hewlett Packard Ltd filed Critical Yokogawa Hewlett Packard Ltd
Publication of JPS57108916A publication Critical patent/JPS57108916A/ja
Publication of JPS6117030B2 publication Critical patent/JPS6117030B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/37Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 本発明はモジユール間の競合動作を解決するた
めのバス・システムに関し、更に詳述すれば、本
発明はデイジイ・チエインにおいて回転式の優先
度を設定するためのシステムに関する。
多くのモジユールを含み、その各々は共有バス
を通してシステムのコントロールのための競合を
しているような共有システムにおいては、モジユ
ール間の競合を解決するための技術が存在しなけ
ればならない。先行技術にあつては、2個の技術
が典型的なものとして使用されている。即ち、直
列的な解決技術と並列的な解決技術とである。並
列的な解決技術においては、競合しているモジユ
ールは、予めまとめられた計画にしたがつて優先
度が割当てられる。これらのモジユールの外部の
分類回路は、次いで、その時点でのモジユールの
優先度に基づいて、これらのモジユールの中のい
ずれがコントロールをもつべきであるかを決定す
る。
直列式の解決のためのものには、通常は、多か
れ少なかれ直線ラインで競合するモジユールをも
つある種のデイジイ・チエイン回路が含まれてい
る。これらのモジユールの優先度は、典型的に
は、モジユールの位置によつて規定されるもので
ある。例えば、デイジイ・チエインの一端におけ
る上流のモジユールは最高の優先度をもち、デイ
ジイ・チエインの対向端における下流のものは最
低の優先度をもつようにされる。例えば米国ヒユ
ーレツト・パツカード社製のバスHP2640は、直
列的な競合解決方法が用いられるときの一例であ
る。
しかしながら、このような技術にはいくつかの
不利な点がある。ひとつの主要な不利な点は、デ
イジイ・チエインの所長の長さを通つて競合信号
を伝播させるために必要とされる時間である。こ
の時間により、デイジイ・チエイン内に存在でき
るモジユールの数が本来的に制限されることとな
る。
直列的に解決する技術に関して、通常の直線ラ
イン優先度システムに対する更に別異の不利な点
は、優先度のインデツクスがモジユールのスロツ
ト位置または個所によつて固定されるということ
である。このようなシステムにおいては、全ての
サイクルを必要とするときには共有バスを完全に
独占するために、単一最高の優先度をもつスロツ
トにすることができる。
最高優先度のスロツトによる独占についてのこ
の問題は、並列的な解決の技術で回避される。し
かし、この方法であつては固有の不利な点を生じ
させるものであり、換言すれば各々のモジユール
をポールし、それらを比較していずれが最高の優
先度をもつているかを規定するために必要とされ
る時間により、長いクロツク周期となることであ
る。更に、システム内の多くのモジユールは、並
列的な解決の技術について、より高価で複雑なバ
ツク・プレインを要することを意味するものであ
る。
本発明による共有バスにおいて、モジユール間
の競合を解決するための技術は、先行技術におけ
る直列的および並列的な解決の技術の多くの不利
な点を克服するものである。この技術には、リニ
アな直列的な解決の体系をそれ自体の周囲に包み
込んで、環状のデイジイ・チエインを形成させる
ことが含まれている。このやり方によると、最低
優先度のモジユールは最高優先度のものと隣接さ
れる。更に本発明によると、結果としての競合リ
ング内のモジユール間の回転的な優先度のインデ
ツクスについての技術は、単一モジユールによる
高い優先度でのバスの独占を防止するために提供
される。
回転的な優先度のインデツクスの個所に関係な
くモジユール間の優先度を設定することにより、
この競合解決の技術は、いずれの重要な不利点も
なく、並列的および直列的な解決技術の利点がも
たらされるものである。
以下、図面を用いて本発明を詳述する。
第1図は、本発明による回転式の優先度インデ
ツクス技術を用いた一例を示すブロツク図であ
る。
共有バスにおいて、多くのバス・モジユール4
がコントロールのために競合される。例えば、本
第1図には6個のバス・モジユールまでに適応さ
れるシステムが描かれている。各々のモジユール
は入力信号GRIN8に応答してGROUT信号6を
生成させてデイジイ・チエインを形成させ、ま
た、バスに対する競合を示すようにされる。デイ
ジイ・チエインは、補助ラインであるループバツ
ク(LOOP BACK)ライン10上の起点に対し
て、その端部を戻してループ状にすることによつ
て環状にされている。ループバツクライン10
は、空白または不活性なスロツト12のいかなる
グループをもこえて、バス許容デイジイ・チエイ
ンのコントロールをジヤンプする。コントロール
における最終のモジユールはバス・サイクルの端
部に向けてGROUT信号を発生させ、デイジイ・
チエインに伝播させる。GROUT信号6は、正常
では、バス・サイクルがバスのコントロールをす
る別異のモジユールと共に終端するときに消える
ものである。コントロールのために競合しない
各々のモジユールは、常にGRIN信号8を
GROUT信号6として直接的に通すだけである。
なお、各々の競合しないモジユールは、GRIN−
GROUT信号をくり返して所定のおくれをもたら
すものである。デイジイ・チエインにおける全体
的なおくれは、所与の解決周期のためにバスがシ
ステムにおいて適応されうるコントロール・モジ
ユールの数を規定する。
コントロールのために競合しているモジユール
は、初めにGROUT信号6がチエインにおいて更
に伝播されることを禁止し、次いでGRIN信号8
を探索して、それがコントロールをするときを規
定する。この態様で、競合するモジユールは次に
コントロールすることを規定し、残りのモジユー
ルがコントロールに入ることを防止する。
各々のモジユールは、ラストアクセス
(LASTACCESS)信号14を生成させることに
よつて、共有バスのコントロールが維持される状
態情報を保持することができる。このラストアク
セス信号14は優先インデツクスの位置を規定す
る。それはまたアイドル周期をも許容するもので
あり、このときはモジユールのいずれも共有バス
2のコントロールを競合することはなく、優先イ
ンデツクスについてのロスがない。前記インデツ
クスにより、先のバス・サイクルにおいてコント
ロールとしていたモジユールは、今や最低のアク
セスの優先度しかもたないようにされている。か
くして、アクセス優先度のインデツクスは、コン
トロールをするモジユールの各々の変化とともに
デイジイ・チエインを回つて回転する。この態様
で、ある単一のモジユールは、先行技術における
典型的な直列式解決デイジイ・チエインの場合の
如く、そのスロツトまたは位置による共有コント
ロール・バスの独占から排除される。
1個またはそれより多くのモジユールがデイジ
イ・チエインに結合されていないときのように、
デイジイ・チエインにギヤツプ16があるときに
は、不活性のスロツト12を残して、GRIN−
GROUT信号はギヤツプ16を通して伝播するこ
とができない。この問題をさけるために、2個の
2次的な信号がモジユールによつて伝播される。
即ち、順方向および逆方向の伝播信号である。順
方向の伝播信号18は、各々のモジユールから次
へと、次のモジユールが初めのモジユールではな
いことを示す信号として再伝播される。あるモジ
ユールが、この伝播されている初めの位置ではな
いことの信号18を受信しないときは、それは一
連の不活性なスロツトのあとの初めてのモジユー
ルであるときであるとして、そのモジユールはギ
ヤツプ16のあとの初めてのモジユールであると
して知覚される。同様にして、デイジイ・チエイ
ンに沿つた各々のモジユールは、次のモジユール
は最後のモジユールではないことを示す信号とし
て、逆方向の伝播信号20を、次へと再伝播させ
る。あるモジユールが、伝播されている、この最
後の位置ではないことの信号20ではないとき、
それは一連の不活性なスロツト12の前の最後の
モジユールであるときであるとして、そのモジユ
ールはギヤツプ16の前の最後のモジユールであ
るとして知覚される。
この状態が生じると、初めのモジユールおよび
最後のモジユールは、夫々に、GRIN8および
GROUT6信号のため、ループバツク10に対し
て切換えられる。このやり方において、これらの
モジユールの間に介在する不活性なスロツト12
の存在にも拘らず、初めのモジユールは、
GROUT信号8として最後のモジユールによつて
伝播されたGRIN信号8を受入れる。そのため、
空白のスロツト12が単一のグループ16を形成
する限りは、それらの存否で、競合を指示する
GRIN−GROUT信号の伝播を分裂させることは
ない。その通過において、これらの伝播される信
号は静的な信号形式のものである。即ち、本発明
の実施例における如き接地信号であることが注意
されるべきである。
以下の例では、上述されたこの発明の原理につ
いて説明される。第1図には、モジユールのため
の6個のスロツトを含む、代表的な環状のデイジ
イ・チエインが示されている。この例では、4個
のスロツトだけがモジユール4によつて占有され
ており、かくして、2個の空白で不活性なスロツ
ト12のギヤツプ16が残されている。これに代
えて、不活性なスロツト12は物理的に存在する
モジユールにおける結合されていない、または不
活性なモジユール・ボードの結果であり、かくし
て、チエイン内にギヤツプ16がまだ残つている
ものとすることができる。モジユールは、ギヤツ
プのあとの初めてのモジユールをモジユール1と
指示して、連続的に番号が付される。モジユール
の各々は、初期的にはGROUT信号を伝播させ
て、いずれも共有バス・ライン2のコントロール
の競合はしていないことを表わす。GROUT信号
6は、モジユール1を除いて、各々の次に続くモ
ジユールによつてGRIN信号として受信される。
換言すれば、GRIN−GROUT信号は、デイジ
イ・チエインに沿つて、モジユール1からモジユ
ール2、モジユール3、モジユール4へと再伝播
される。モジユール4もまたGROUT信号を再伝
播するけれども、不活性なスロツト12のギヤツ
プ16のために、モジユール1はそれを受信しな
い。
同時に、モジユールは2個の2次的な信号を反
対方向に伝播している。第1の順方向の伝播信号
18は、先行のモジユールによつて次へと伝播さ
れる。この信号は位置信号である。この信号の存
在により、それが初めのモジユールではないこと
が次のモジユールに対して指示される。これと逆
に、この位置信号の不存在により、それが初めの
モジユールであることが指示される。かくして、
ギヤツプ16のために、モジユール1はこの位置
信号を受信することがない。それが初めのモジユ
ールであることが知覚され、そのために、ループ
バツクライン10にしたがつて切換えられて、正
常状態ではGRIN信号8に含まれている競合情報
を受信するようにされる。
同様にして、モジユールは、第2の信号である
逆方向伝播信号20を、先行のモジユールから次
へと、順方向伝播信号とは反対の方向に伝播させ
る。この位置信号は、それが最後のモジユールで
はないことを、次のモジユールに対して指示す
る。これと逆に、この位置信号の不存在は、それ
が最後のモジユールであることを指示する。かく
して、ギヤツプ16のために、モジユール4は位
置信号を受信しないこととなる。それが最後のモ
ジユールであることが知覚され、そのために、ル
ープバツク10ラインにしたがつて切換えられ
て、正常状態下ではGROUT信号6に含まれてい
る競合情報を伝播するようにされる。
この態様において、環状のデイジイ・チエイン
の空白なスロツト12の存在にも拘らず、GRIN
−GROUTの伝播の完全さは保持される。このこ
とは、デイジイ・チエインにおけるモジユールの
ための回転式の優先度を設けるためには重要なこ
とである。勿論、きまりにより、スロツトがチエ
イン内のある特定の端部から始まつて充たされて
いるときは、当該端のスロツトは常に初めの、ま
たは最後のスロツトであり、それを充たすモジユ
ールは初めの、または最後のモジユールであるも
のと考えられる。このような状態においては、一
端部のモジユールは既に知られていることから、
1個の伝播信号のみが必要とされる。端部のスロ
ツトが最後の、または初めのスロツトのいずれで
あるかと考えられることに依存して、夫々に、順
方向の、または逆方向の伝播信号のいずれかが用
いられる。
この例において、モジユール3が共有バス2の
コントロールのために競合しているときは、
GRIN−GROUT信号の再伝播が禁止される。換
言すれば、デイジイ・チエインに沿つてGROUT
信号6が更に伝播されることはなく、時間および
チエインに沿つた位置の双方において、モジユー
ル3が競合していることが、全ての後続するモジ
ユールに対して指示される。モジユール3が、共
有バス・ライン2のコントロールを許容されたと
きは、優先度インデツクス信号である、LAST
ACCESS信号14が伝播される。この信号によ
り、モジユール内での次の競合ラウンドにおいて
は、モジユール3が最低の優先度をもつことが示
される。その後続のモジユールであるモジユール
4は、次での最高の優先度に合致される。かくし
て、いずれのモジユールであつても、ある競合ラ
ウンドにおいてデイジイ・チエインの共有バスの
コントロールが許容されると、次のラウンドでは
最低の優先度に合致される。この例においては、
モジユール4,1および2が、モジユール競合の
次のラウンドで、モジユール3のコントロールが
許容されることとなる。これにより、空白なスロ
ツト12のギヤツプ16が存在しても、環状のデ
イジイ・チエインにおけるモジユールの回転式の
優先度の状態が構成される。
第2図は、不活性なスロツトをブリツジするた
めにリニア・システムに適用された本発明の技術
を説明した図である。
環状のデイジイ・チエインにおける不活性なス
ロツト12のグループ16をブリツジさせるため
の上述された技術は、共有バス2に対して競合す
るモジユールのリニア・チエインについて等しく
適用されうるものである。先行技術の典型的なリ
ニアの順次的な分解システムにおいては、分離さ
れたモジユールは、いかなる競合または優先度の
体系にも含まれることはない。例えば第2図にお
いて、デイジイ・チエインには1から6まで連続
して番号のつけられた6個のモジユールのための
スロツトが設けられているけれども、スロツト
1,2,3および6だけがモジユール4によつて
占有され、かくしてスロツト4および5が空白で
不活性なものとして残されており、このデイジ
イ・チエインは、典型的には、モジユール6の如
く分離されたモジユールに適応させることができ
ない。これは、不活性のスロツトおよび4による
ギヤツプで、競合信号が分離されたモジユール6
に対し伝播されることが妨げられるからである。
先行技術にあつては、モジユール6はスロツト4
に移動されねばならない。これにより、スロツト
5および6がチエインの最終端において空白かつ
不活性にされ、占有され、活性なスロツトはチエ
インの始めにおいて一緒にされ、ここで、競合信
号は全てのモジユールに対してアクセスできるよ
うにされる。本発明によるギヤツプ16をブリツ
ジする技術において、システムが作用するため
に、占有されたスロツトの単一グループを形成す
べくモジユールを再グループ化させる必要性が除
かれる。
第3図は、上述された本発明による技術を実行
するためのロジツク回路図である。本図において
は、3個のモジユール100,200および30
0が、作用しているシステムを例示するために用
いられている。これらのモジユール内で、GRIN
信号は、競合がないときに、ロジツク回路Q1
よびQ2によつてGROUT信号に変換される。これ
はモジユール200によつて例示されており、こ
こでモジユール100のGROUT信号はGRIN信
号として否定入力のANDゲートQ1に入力され、
GROUT信号としてNORゲートQ2から出力され
る。同様に、モジユール100および300のよ
うに、初めのモジユールと最後のモジユールとの
間にギヤツプまたは不活性なスロツトがあるとき
には、GROUT信号はゲートQ5によつてループバ
ツクラインへの再径路がとられる。これは、最後
のモジユール300で示されている。初めのモジ
ユール100は、次いで、ゲートQ4をもつてル
ープバツクラインからのGRIN信号を受信する。
そのあとで、上述されてように、GRIN信号は反
転されて次に続くモジユールへの径路がとられ
る。モジユールの1個が共有ラインのコントロー
ルのために競合しているときはいつでも、入力信
号が入力ポートREQOUTに対して印加される。
その結果、2個の事項が生じる。(1)GRIN信号が
Q1で停止し、そして、(2)REQUEST信号がシス
テム内のマスタ・コントローラに伝送されるこ
と、である。マスタ・コントローラは、ここで、
それが受信した別異の要求信号を分類して、それ
らに対して優先度を付与する。
第4図は、本発明に係る状態図(state
diagram)である。第4図に示した状態図におい
て、本発明による技術を実行するための可能性の
あるハードウエアの例が与えられる。第1の状態
41では、システムの準備状態が表わされてい
る。即ち、モジユールが分岐点42および43に
おける如く、アイドル状態にあるか、または、競
合するべく決定をするかのいずれかであるとき
の、競合段階の直前の段階である。次の2個の段
階44および45は、競合しているモジユールが
共有ライン2のコントロールのための要求または
ビツト44および45をしているときの競合段階
を表わしている。残りの4個の状態47−49お
よび51ではコントロール段階が構成され、
SETUP状態47はコントロールのための準備状
態である。一旦コントロールが達成されると、次
に続く状態48および49は、その間にデータが
モジユールと共有ライン2との間で交換される状
態である。データの交換が完了したときは、モジ
ユールはHOLD状態51に入る。そのあとで、共
有ライン2のコントロールを通してアイドル状態
41に戻る。
第5図は、第4図の各状態を実行するロジツク
を示した詳細な回路図である。4個のフリツプ・
フロツプ110,112,114および116の
クロツクされた出力によりモジユールの状態が規
定される。特に、フリツプ・フロツプ110〜1
16の全てが低出力であるときは、モジユール4
1はアイドル状態41にある。フリツプ・フロツ
プ110が高出力であるとき、または、フリツ
プ・フロツプ110および112の双方が高出力
であつて、残りのフリツプ・フロツプが低出力で
あるとき、モジユールは競合段階にある。即ち、
夫々に、BID144またBID245の状態にあ
る。セツト・アツプ状態47にある間、フリツ
プ・フロツプ110〜116の全出力は高状態に
ある。フリツプ・フロツプ110の出力が低にな
り、残りのフリツプ・フロツプが高出力に留まつ
ているとき、モジユールはDATA148の状態
にある。フリツプ・フロツプ110および112
の双方の出力が低であり、残りは高であるとき、
モジユールはDATA249の状態にある。
モジユールと共有ライン2との間の情報の交換
のあとで、モジユールはHOLD51の状態を通
る。このとき、フリツプ・フロツプ110〜11
4の出力は低状態に戻り、フリツプ・フロツプ1
16の出力のみは高状態にある。モジユールが状
態51のあとで共有ライン2のコントロールを通
ると、モジユールがコントロールを再び待機する
処理がくり返される。
第5図においてコントロール信号がモジユール
に印加され、フリツプ・フロツプ110〜116
から所定の出力が生じる。これらのコントロール
信号は、大方、回路の左方にあげられている。そ
れらには、競合に入るための信号が含まれてい
る。(例えばLOCAL ADDRESS)。図示されてい
るロジツク回路の諸種の組合せによつて、印加さ
れたコントロール信号に対する応答信号が発生さ
れる。これらは、大方、回路の右方にあげられて
いる(例えばコントロール段階における
BUFFER ENABLE,BUSYおよびGO)。
回転式の優先度インデツクスを実行するための
回路が第5図に示されている。モジユールが共有
バス2のコントロールを得たとき、そのモジユー
ルは優先度インデツクスのポインタとなる。フリ
ツプ・フロツプ118はセツトされ、そのモジユ
ールが共有バス2に対する最終アクセスをしてい
ることが示される。モジユールがそのサイクルを
完了したとき、この最終アクセス・フリツプ・フ
ロツプ118はセツト状態に留まり、別異の新た
なモジユールがコントロールを得るまでGROUT
のドライブを続行する。新たなモジユールがコン
トロールを得たとき、それはBUSY信号123を
出して、先にコントロール状態にあるモジユール
について、先にセツトされた最終アクセス・フリ
ツプ・フロツプ118をクリアする。
第5図において、バス・サイクルの端部で共有
バス2のコントロール放棄をさけるために、クロ
ツク回路120が用いられている。上述したモジ
ユールはLOCK信号121およびWRITE CLK
信号122を出して、LOCK REQUESTをセツ
ト・アツプする。このモジユールは、次いで、正
常の態様でコントロールのための競合をする。コ
ントロールが得られたあと、アイドル状態のとき
でもBUSY信号123を出し続けることにより、
該モジユールはコントロール状態に留まる。この
動作により、別異のモジユールが競合していると
きであつても、これら別異のモジユールがコント
ロールを得ることを防止する。所定数のBUSYサ
イクルが完了すると、モジユールはLOCK信号1
21を出さなくなり、そしてWRITE CLK信号
122を再び出してコントロールを放棄し、共有
バス2がその正常な競合モードに戻るようにされ
る。
【図面の簡単な説明】
第1図は、本発明による回転式の優先度インデ
ツクス技術を用いた一例を示すブロツク図であ
る。 2:共有バス、4:モジユール、12:スロツ
ト。 第2図は、不活性なスロツトをブリツジするた
めにリニア・システムに適用された本発明の技術
を説明した図である。第3図は、本発明による技
術を実行するためのモジユール全体を示したブロ
ツク図である。第4図は、本発明による実施例の
状態図である。第5図は、第4図の各状態を実行
するロジツクを示した詳細な回路図である。

Claims (1)

  1. 【特許請求の範囲】 1 複数のモジユールを直列に接続してバス制御
    信号の伝送を行うバス・システムにおいて、 前記複数のモジユールが並列に接続され得るバ
    イパス線路を設け、 前記各モジユールには、 前段の前記モジユールから第1伝播信号を受取
    とともに後段の前記モジユールへ第1伝播信号を
    送出する手段と、 後段の前記モジユールから第2伝播信号を受取
    とともに前段の前記モジユールへ第2伝播信号を
    送出する手段と、 後段の前記モジユールから前記第2伝播信号が
    受取られないことに応答して前記バス制御信号を
    前記バイパス線路へ与える手段と、 前段の前記モジユールから前記第1伝播信号が
    受取られないことに応答して前記バイパス線路上
    の信号を前記バス制御信号として受取る手段とを
    設け、 もつて空きモジユールまたは非活動モジユール
    を含むモジユール群をバイパスして前記バス制御
    信号を伝送する ことを特徴とするバス・システム。
JP17824881A 1980-11-06 1981-11-06 Bus system Granted JPS57108916A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US20442380A 1980-11-06 1980-11-06

Publications (2)

Publication Number Publication Date
JPS57108916A JPS57108916A (en) 1982-07-07
JPS6117030B2 true JPS6117030B2 (ja) 1986-05-06

Family

ID=22757804

Family Applications (1)

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JP17824881A Granted JPS57108916A (en) 1980-11-06 1981-11-06 Bus system

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DE3684155D1 (de) * 1986-12-16 1992-04-09 Ibm Umgehungsmechanismus fuer in "daisy-chain" geschalteten einheiten.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH047411U (ja) * 1990-05-02 1992-01-23

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