JPH08242250A - 通信方法及び同期通信システム - Google Patents

通信方法及び同期通信システム

Info

Publication number
JPH08242250A
JPH08242250A JP7299522A JP29952295A JPH08242250A JP H08242250 A JPH08242250 A JP H08242250A JP 7299522 A JP7299522 A JP 7299522A JP 29952295 A JP29952295 A JP 29952295A JP H08242250 A JPH08242250 A JP H08242250A
Authority
JP
Japan
Prior art keywords
bus
subsystem
access
subsystems
cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7299522A
Other languages
English (en)
Other versions
JP3084218B2 (ja
Inventor
Sanjay R Deshpande
サンジャイ・アール・デシュパンデ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH08242250A publication Critical patent/JPH08242250A/ja
Application granted granted Critical
Publication of JP3084218B2 publication Critical patent/JP3084218B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Small-Scale Networks (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】 【課題】 複数のサブシステムを有するネットワークシ
ステム内の一対のサブシステムのどちらが共有ハードウ
ェア資源をアクセスできるかを決定するための調停プロ
トコルの提供。 【解決手段】このプロトコルは、どのサブシステムが送
信者になり、そしてどのサブシステムが受信者になるか
をネットワークシステムが決定することを可能にする。
このプロトコルは2つの対等サブシステム間の固定通信
に基づく。それは、第1の、又は優先権のあるサブシス
テムがゼロ遅延でスイッチをアクセスするのに対し、第
2のサブシステムは、それがネットワークシステムのア
クセスを要求した後、そして第1のサブシステムによる
制御が終了した後、前記ネットワークシステムのアクセ
スを取得する前に少なくとも1クロックサイクル待たな
ければならない点で非対称性である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は一般に要求元サブシ
ステムへのバス優先権の付与、特に同じバス上で競合す
るシステム間のバス優先順位を確立するためのプロトコ
ルに関する。より詳しくは、本発明は同じバスラインに
よる2つの対等サブシステム間の固定通信ができるよう
にするためのゼロサイクル調停プロトコルに関する。
【0002】
【従来の技術】バスのアクセスを調停するためのバス調
停プロトコル及び方法は技術的によく知られている。一
般に、1つ又は2つのサブシステムがシステムバスを連
続的に使用するとき、調停の方法、即ちプロトコルは調
停オーバーヘッドを減らすように設計される。サブシス
テムの1つがバスシステムを奪われないように公平さを
保証するためにも調停プロトコルが用いられる。複数の
サブシステムを有するバスシステムはバス競合を回避す
るために調停機構をよく用いる。
【0003】調停システムの1つの例は、誰が送信し誰
が受信するかを、対称性のプロトコルにより決定するシ
ステムである。一般に、対称性のプロトコルでは、3ク
ロックサイクルが必要とされる。この場合、1つのサイ
クルは要求の送信に用いられ、2番目のサイクルは調停
に用いられ、そして3番目のサイクルは適切な選択によ
る応答に用いられる。もう1つの調停プロトコルはマス
ター・スレーブ関係を用いる。この場合、一方のシステ
ムはスレーブがバスをアクセスできるかどうかを調停す
るマスターであるのに対し、他方のシステムは常にバス
を要求するスレーブである。対称性のプロトコルのよう
に、マスター・スレーブシステムは、調停を実行しサブ
システムのどれかがバスをアクセスできるようにするた
めに、少なくとも3つのクロックサイクルを必要とす
る。
【0004】従って、バスシステム上の全てのサブシス
テムに対してバス使用の公平さを維持しつつ調停オーバ
ーヘッドを減らす調停システム及び方法が必要である。
更に、バスシステム上の少なくとも1つのサブシステム
によるバス要求伝送中に少なくとも部分的な実時間バス
アクセスを与えるバス調停システムが必要である。
【0005】
【発明が解決しようとする課題】本発明の第1の目的は
要求元サブシステムにバス優先権を付与するためのプロ
トコルを提供することにある。本発明の第2の目的は同
じバスシステム上の競合するサブシステム間の優先順位
を設定するためのプロトコルを提供することにある。本
発明の第3の目的は2つの対等サブシステム間の同じバ
スラインによる固定通信を可能にするゼロサイクル調停
プロトコルを提供することにある。
【0006】
【課題を解決するための手段】上記目的は下記のように
達成される。本発明により、複数のサブシステムを有す
るネットワークシステム内の一対のサブシステムの間で
どちらのサブシステムが共有のハードウェア資源のアク
セスを取得できるかを決定するための調停プロトコルが
提供される。このプロトコルにより、前記ネットワーク
システムは、どのサブシステムが送信者になり、どのサ
ブシステムが受信者になるかを決定できる。このプロト
コルは2つの対等サブシステム間の固定通信に基づく。
このプロトコルは次のような非対称性に基づく。即ち、
第1の、又は優先権のあるサブシステムが切換え機構を
アクセスする際の待時間がゼロであるのに対し、第2の
サブシステムは前記アクセスを取得する前に、ネットワ
ークシステムのアクセスの要求後、そして第1のサブシ
ステムによる制御の終了後、少なくとも1クロックサイ
クル待たなければならない。
【0007】このプロトコルでは、サブシステムはサイ
クル当り1トランザクションしか開始できないが、該サ
ブシステムは共有バスを連続使用できる。各々の使用は
少なくとも1遊休サイクルだけ分離される。バスが遊休
状態のとき、第2のサブシステムがそのバスを制御する
意志を前のサイクルで示していない場合、第1のサブシ
ステムはバスアクセスを要求する信号を送信する。第2
のサブシステムがそのバスを制御する意志を既に示して
いる場合、第1のサブシステムは送信しない。第2のサ
ブシステムは、第1のサブシステムがバスシステムの要
求を開始したと判定した場合、そのバスによる送信を阻
止しなければならない。同様に、第2のサブシステム
は、第1のバスシステムがバスシステムの制御を終了す
るまで送信を差し控える。
【0008】バスが使用できるとき第1のサブシステム
がそのバスのアクセスを要求するとき待時間がゼロであ
る第1の実施例とは対照的に第1のサブシステムによる
バスのアクセスが遅延する、もう1つの非対称性のプロ
トコルも提供される。この遅延プロトコルは、バスアク
セスを要求すると同時にデータを処理できないシステム
に用いられる。この処理は一般にゼロサイクル調停プロ
トコルで用いるのに必要な透明なラッチにより提供され
る。
【0009】
【発明の実施の形態】図1に示す対等システム10で用い
るアクセスプロトコルは2つのモジュール、即ちシステ
ム12及び14で用いる物理レベル信号変換であり、例え
ば、周辺印刷装置 (図示せず) 又はビデオモニター (図
示せず) のような共有ハードウェア資源又はネットワー
クシステム上の第3のノード (図示せず) のアクセスを
2つのモジュールのどちらが取得できるかを決定する。
共有両方向性データバス16がこのプロトコルで用いら
れ、前記モジュールのどちらが送信者になり、どちらが
受信者になるかを決定する。このプロトコルは、制御ラ
イン18及び20で一方向に制御信号を送信する対等サブシ
ステム間の固定通信を仮定して設計される。
【0010】このプロトコルは非対称性であるが、かな
り公平であり、一方の側に味方しないことを意味する。
これは、バスをアクセスする際に、消費されるサイクル
数、即ち待時間を最小化するように設計される。プロト
コルの非対称性は調停で消費されるサイクル数をゼロに
減少する、従って、このプロトコルはゼロサイクル調停
プロトコル(ZAP) と呼ばれる。
【0011】このプロトコルは通信中のサブシステム12
及び14に配布される中央クロック22を必要とする。従っ
て、通信中のサブシステム12及び14に供給するクロック
は、あるいは、良好に制御されたスキューでそれらは分
離されるかも知れないが、位相が同期していると仮定さ
れる。通信中のサブシステム間の全てのデータ又は制御
情報の転送はクロックサイクル毎に行われると仮定され
る。この1サイクルはインタフェースサイクルと呼ばれ
る。上記のように、各信号ラインはインタフェースサイ
クル中に多くても1ビットの情報を転送する。
【0012】共有の両方向性バス16のアクセスを取得し
且つ前記バスによるデータの転送を指示するために、サ
ブシステム12及び14でこのプロトコルが用いられる。バ
ス16のアクセスが確立された後、サブシステムは複数の
連続するサイクルでデータを転送できる。このような連
続的な転送はトランザクションと呼ばれる。トランザク
ションが終了すると、サブシステムはバス16の制御を放
棄するが、後にもう1つのトランザクションを転送しよ
うと欲する場合、その再要求を試みることができる。1
クロックサイクル中の有効な情報の伝送はスライスと呼
ばれる。
【0013】ZAP アクセスプロトコルは透明なラッチ24
の使用に依存する。このラッチは、使用可能なとき、入
力信号が通過し、そしてラッチ動作が実行される前に次
の組合せロジックで使用されることを可能にする。一定
の制御信号及びこれらの信号への応答は透明なラッチの
使用を必要とする。詳しくは、一定の信号は検出され且
つそれらの到着で始まる2つの連続するサイクルにわた
り操作される。この場合、前記操作は一部のデータの伝
送の禁止を含むことがある。
【0014】ZAP プロトコルは非対称性であり且つ基本
的には第1及び第2の側面を有する。ZAP プロトコルの
この二面性は図2で左 (小文字l又は大文字L) 及び右
(小文字r又は大文字R) で示されることもある。例え
ば、プロセッサ30、メモリ32、又はI/O モジュール34は
プロトコルの左側を実行するが、中央スイッチ36は右側
を実行する。繰り返せば、この特定の割当ては強制的で
はない。なぜなら、重要な態様は2つの通信中のサブシ
ステムはプロトコルの相補的な側面の実行であるからで
ある。また、1つのプロセッサが1つのメモリモジュー
ルに接続するユニプロセッサシステムの場合、このプロ
セッサはメモリで相補的なプロトコル側面を実行する。
【0015】図1で、ZAP プロトコルは制御ライン18を
介して左サブシステムにより生成された信号DBus_Val_
L、及び制御ライン20を介して右サブシステムにより生
成された信号DBus_Val_Rにより定義される。このプロト
コルは図3に示されたブロック図による規約にも従う。
この規約はインタフェースのタイミングを合わせるクロ
ックの周期を参照するサイクルに基づく。ブロック310
で、サブシステムは多くてもサイクル当り1トランザク
ションを開始できる。ブロック312 で、サブシステムに
よる共有バスの連続的な使用は少なくとも1遊休サイク
ルだけ分離される。ブロック314 で、バスが遊休状態の
とき、もし右サブシステムが前のサイクルで送信を開始
する意志を表示していないならば、左サブシステムはト
ランザクションの最初のスライス及び関連したx_Val_L
信号を送信する。もし右サブシステムが前記意志を表示
していれば、左サブシステムは送信を控える。ブロック
316で、右サブシステムはそのトランザクション送信開
始の1サイクル前にx_Val_R信号を送信する。x_Val_R
信号は、トランザクションの最後のスライスが送信され
る1サイクル前に無効にされる。ブロック318 で、右サ
ブシステムは、左サブシステムのトランザクション開始
を知った場合、前記バスを介したトランザクションの最
初のスライスの送信を遅らせる。この遅延は当該トラン
ザクションの送信が終了するまで続くが、その間、右サ
ブシステムはその送信意志の継続を示すためにx_Val_R
信号を表明し続けることにより、次の送信のためにバス
を予約する。ブロック320 で、右サブシステムがバスを
使用している場合、ブロック318で右サブシステムが行
ったと同様に、左サブシステムはそのx_Val_L 信号を表
明し、次のバスの使用を予約する。
【0016】図4は図3に示された変換に基づいた共有
バスの状態遷移図を示す。バスは6つの可能な状態とす
ることができる。ブロック402 で、バスは左サブシステ
ム遊休、右サブシステム非送信状態 (遊休/右非送信)
である。この状態の間、左サブシステムは事前表示なし
にバスを介して簡単にデータ送信を開始できる。右サブ
システムはバスの値をラッチすると予想されるが、x_Va
l_L が表明されない場合には、それらを無視する。ブロ
ック404 は右サブシステム送信状態、即ち右送信を表わ
す。ブロック406 は左サブシステムが送信し、右サブシ
ステムが予約される状態、即ち左送信/右予約を表わ
す。この状態では、左サブシステムが送信中に、右サブ
システムは、x_Val_R を表明することにより、それが次
に送信する要求を示しており、従って左サブシステムが
現在の送信を終了したとき送信する機会を得るためにバ
スを予約する。ブロック408 では、右サブシステムが送
信中に、左サブシステムが予約される状態が示される。
この状態では、右サブシステムは送信中であり、そして
右サブシステムは次にバスを欲していることを表わして
いる。ブロック410 では、左サブシステムの送信状態が
示される。この状態では、前の遊休バスにより左サブシ
ステムが1スライスを送信した後に、左送信状態が開始
され、そしてその動作を継続できるか、又は、右サブシ
ステムが送信を中止したばかりであり、そして左サブシ
ステムが次に送信することを欲している。最後の状態の
1つ、ブロック412 は右サブシステムが予約した状態、
即ち右予約を示す。右予約状態はバスの遊休中に開始さ
れ、右サブシステムはそのx_Val_R 信号を表明する。他
の最後の状態、ブロック414 は左サブシステムが予約さ
れた状態、即ち左予約を示す。左予約状態はバスの遊休
中に開始され、左サブシステムはそのx_Val_L 信号を表
明する。
【0017】図4の遷移図は、システムが特定の状態に
あり、次の状態が左サブシステム又は右サブシステムに
より表明された信号に基づくことを示す。小文字lはx_
Val_L 信号が表明されていることを表わし、小文字rは
x_Val_R 信号が表明されていることを表わす。小文字l
及び小文字rの補数は、それぞれ、左サブシステムによ
る信号即ち左信号が表明されないこと、及び右サブシス
テムによる信号即ち右信号が表明されないことを表わ
す。例えば、ブロック402 の遊休/右非送信状態で、左
サブシステム又は右サブシステムがどちらも前記信号を
表明しない場合には、ブロック402 の状態は維持され
る。左サブシステム及び右サブシステムがともに前記信
号を表明している場合、遷移はブロック408 の状態に移
行する。右サブシステムが前記信号を表明しているが、
左サブシステムは前記信号を表明していない場合、バス
状態はブロック412 に移行するのに対し、左サブシステ
ムが前記信号を表明しているが、右サブシステムは前記
信号を表明していない場合には、バス状態はブロック41
4 に遷移する。
【0018】ZAP プロトコルの非対称性の態様に基づい
た遅延動作プロトコル(DAP) もZAPプロトコルの代替プ
ロトコルである。2つの対等システム間の明白な初期接
続手順の不利を伴わずに、DAP プロトコルはバスのよう
な共有資源のアクセス権の取り決めも可能にする。この
態様は送信されたデータによるx_Val_x 信号 (この場
合、x = L 又は R) の任意の特定の配列を要求せず、又
は意味しない。ZAP プロトコルの場合には、アクセス取
得の1サイクル前に右サブシステムの信号が出されると
きを除き、取り決められるサイクルは同じサイクルであ
り、その間に信号が交換される。DAP プロトコルは、時
間的に後のあるサイクルについて、該プロトコルが取り
決めることを可能にする。従って、ZAP プロトコルはア
クセスの競合の解決にも用いられるが、そのアクセスは
一定の、又は所定の、将来のサイクルに関することを意
味する。従って、x_Val_x 信号はバスのアクセス権を確
立するために、概略上記のような、それらの現在の定義
を保持する。
【0019】図5はDAP サブシステム510 の概要図を示
す。この取り決めの結果は適切な長さのシフトレジスタ
512 に記憶される。後に、これらのレジスタからシフト
アウトされたビットが用いられ、前記サブシステムはド
ライバ514 及びレシーバ516を介してアクセス権を取得
し、バス516 を駆動することができる。この柔軟性の取
得を容易にするために、前記サブシステムをプログラマ
ブルにして所定のサイクル数だけそれらのアクセスを遅
延する静的な構成とすることができるので、同じタイプ
のチップを用いて遅延及び非遅延の両経路を所有するこ
とができる。シフトレジスタ512 は、単方向性制御信号
522 及び524 により通信するZAP エンジン520 から入力
を供給される。インタフェースクロック信号はシフトレ
ジスタ512 を制御するために用いられる。
【0020】遅延動作プロトコルはインタフェースのパ
イプライン処理を可能にし、そして実際のデータ転送前
に切換えによる経路のセットアップも可能にする。この
ような遅延が固有であり回避できない状況では、遅延プ
ロトコルにより性能が改善される。
【0021】更に、2サイクル以上のDAP プロトコルも
ZAP プロトコルで要求されるような透明なラッチを必要
としない。前記ラッチはZAP プロトコル又は1サイクル
DAPプロトコルを実行するのに必要である。従って、透
明なラッチの存在が実施技術の検査目標に関する問題に
なる場合、2サイクルのDAP プロトコルの実施は、右サ
ブシステム及び左サブシステムがどちらもその実際の使
用の1サイクル前のバス調停を可能にすることにより、
この問題を解決する。従って、調停信号がi番目のサイ
クルで送信される場合、調停は(i+1) 番目のサイクルで
行われ、そしてバスを介したデータの伝送は(i+2) 番目
のサイクル中に行われる。
【0022】図6及び図7はZAP に基づいたシステム及
び2サイクルDAP システムのタイミング図を示す。図6
で、ZAP プロトコルが左チャネル要求を有するとき、左
チャネルは直ちに送信を開始する。左チャネルが送信を
終了したのち、右チャネルは送信のためのアクセスを要
求し、1サイクル後に送信を開始する。右チャネルが送
信を終了したのち、左右の両チャネルがバス優先順位を
要求する時期の例が示される。この例では、左チャネル
は優先権を取得して直ちに送信を開始し、そして送信終
了から1サイクル経過したのち、右チャネルは送信のた
めにバスを制御できる。タイミング図では、更に、左チ
ャネルは右チャネルからの要求なしに送信すると同時
に、左チャネルはその要求に同期した送信を許される。
右チャネルがバスアクセスを要求するときはいつでも1
クロックサイクルが経過しなければならない。これは左
チャネルがバスアクセスを要求しない場合にも当てはま
る。左チャネルがアクセスを要求したのち、右チャネル
は送信を終了できる。そして1クロックサイクル経た
後、左チャネルは送信のためにバスを制御できる。
【0023】図7に示された2サイクルDAP プロトコル
のタイミング図では、左チャネルが送信のためのバスア
クセスを要求するときは必ず、送信が開始する前に1ク
ロックサイクルが経過しなければならない。送信が終了
して右チャネルがバスの制御を要求してから2クロック
サイクルが経過した後、右チャネルはバスを介して送信
を開始できる。両チャネルが同時にバスのアクセスを要
求した場合、左チャネルは優先権を有するのでアクセス
要求から1クロックサイクル後に送信を開始し、もう1
つのクロックサイクルは左チャネルのバス制御の終了と
右チャネルのバス制御の開始を分離する。左チャネルが
右チャネルにより中断されずに送信できるときでも、左
チャネルはその送信が終了した後は、再びバスの制御を
表明して1クロックサイクル待たなければならない。そ
ののち左チャネルは再び送信を開始できる。同様に、右
チャネルが左チャネルにより中断されずに送信できる場
合、右チャネルは送信前に2クロックサイクル待たなけ
ればならない。これは右チャネルが送信を終了して再び
バスの制御を要求した後にも当てはまる。また、右チャ
ネルがバスを制御する要求を、左チャネルが前記要求を
行う前に、頻繁に行っている場合、右チャネルが送信を
終了する時点まで右チャネルに優先権が付与され、そし
て右チャネルの制御の終了から1クロックサイクル後に
左チャネルにバスの制御が付与される。
【0024】まとめとして、本発明の構成に関して以下
の事項を開示する。 (1) システムバスに接続された複数のサブシステムを
有する同期通信システムにおいて、第1及び第2のサブ
システムの間で前記バスの制御を調停するプロトコルを
有する通信方法であって、前記バスが非活動状態の場
合、前記第1のサブシステムはその要求により前記バス
を実質的に制御することを可能にし、前記バスのアクセ
スを要求してから少なくとも1サイクル後に前記第2の
サブシステムに前記バスのアクセスを許可し、前記第1
のサブシステムによるデータ送信が終了してから1サイ
クル後に前記第2のサブシステムにバスアクセスを許可
し、前記第1のサブシステムが前記バスのアクセスを要
求した後、前記第2のサブシステムが送信を終了してか
ら1サイクル後に、前記第1のサブシステムにバスアク
セスを許可するプロトコルを有する通信方法。 (2) 前記バスが非活動状態の場合、前記第1のサブシ
ステムは次のクロックサイクルで前記バスの制御を取得
する上記(1)に記載の通信方法。 (3) 更に、前記第1のサブシステムが前記バスを制御
するかどうかを決定し、前記第1のサブシステムが前記
バスによる送信を終了するまで前記第2のサブシステム
が前記バスによりデータを送信するのを阻止する上記
(1)に記載の通信方法。 (4) システムバスに接続された複数のサブシステムを
有する同期通信システムにおいて、第1及び第2のサブ
システムの間で前記バスの制御を調停するプロトコルを
有する通信方法であって、前記バスが非活動状態の場
合、第1のサブシステムがその要求により前記バスの制
御を取得し、そして前記バスによりデータを送信するこ
とを可能にし、前記バスが非活動状態の場合、前記バス
のアクセスを要求した後、次のクロックサイクルで前記
第2のサブシステムに前記バスのアクセスを許可し、前
記第2のサブシステムが送信を終了した後、前記第1の
サブシステムによるデータ送信が終了したとき、次のサ
イクルの開始時に前記第2のサブシステムにバスアクセ
スを許可するプロトコルを有する通信方法。 (5) 更に、前記第1及び第2のサブシステムが同時に
前記バスのアクセスを要求する場合、前記第1のサブシ
ステムに前記バスアクセスの優先権を付与する上記(4)
に記載の通信方法。 (6) 前記第2のサブシステムは、前記バスのアクセス
を要求した後、前記第1のサブシステムによるデータ送
信終了から1サイクル後に前記バスのアクセスを取得す
る上記(5)に記載の通信方法。 (7) システムバスに接続された複数のサブシステムを
備える同期通信システムであって、前記複数のサブシス
テムの各々は残りのサブシステムに接続される単方向性
制御ラインを更に備え、前記制御ラインにより次々と伝
達された制御信号に基づいて、第1及び第2のサブシス
テムの間で前記バスの非対称的な制御が調停されるシス
テム。 (8) 更に、前記複数のサブシステムの各々は前記制御
ラインに透明に接続される上記(7)に記載のシステム。 (9) 前記複数のサブシステムから前記システムバス
に、そして各制御ラインにも接続される中央スイッチを
更に備え、前記複数のサブシステムの1つが第1のサブ
システムとして動作し且つ前記中央スイッチが第2のサ
ブシステムとして動作する上記(7)に記載のシステム。 (10) 前記複数のサブシステムの各々に接続され、前
記サブシステム間の同期を与えるクロックを更に備える
上記(7)に記載のシステム。
【図面の簡単な説明】
【図1】対等システムで用いられる本発明の良好な実施
例によるアクセスプロトコルを示す図である。
【図2】ZAP プロトコルを示す図である。
【図3】プロトコルの規約を示すブロック図である。
【図4】図3の変換に基づいた共有バスの状態遷移を示
す図である。
【図5】本発明によるDAP サブシステムを示す概要図で
ある。
【図6】本発明によるZAP に基づいたシステムのタイミ
ング図である。
【図7】本発明による2サイクルDAP プロトコルのタイ
ミング図である。
【符号の説明】
10 対等システム 12 サブシステム 14 サブシステム 16 バス 18 制御ライン 20 制御ライン 22 中央クロック 24 ラッチ 30 プロセッサ 32 メモリ 34 I/O モジュール 36 スイッチ 510 DAP サブシステム 512 シフトレジスタ 514 ドライバ 516 レシーバ/バス 520 ZAP エンジン 522 単方向性制御信号 524 単方向性制御信号

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】システムバスに接続された複数のサブシス
    テムを有する同期通信システムにおいて、第1及び第2
    のサブシステムの間で前記バスの制御を調停するプロト
    コルを有する通信方法であって、 前記バスが非活動状態の場合、前記第1のサブシステム
    はその要求により前記バスを実質的に制御することを可
    能にし、 前記バスのアクセスを要求してから少なくとも1サイク
    ル後に前記第2のサブシステムに前記バスのアクセスを
    許可し、 前記第1のサブシステムによるデータ送信が終了してか
    ら1サイクル後に前記第2のサブシステムにバスアクセ
    スを許可し、 前記第1のサブシステムが前記バスのアクセスを要求し
    た後、前記第2のサブシステムが送信を終了してから1
    サイクル後に、前記第1のサブシステムにバスアクセス
    を許可するプロトコルを有する通信方法。
  2. 【請求項2】前記バスが非活動状態の場合、前記第1の
    サブシステムは次のクロックサイクルで前記バスの制御
    を取得する請求項1に記載の通信方法。
  3. 【請求項3】更に、前記第1のサブシステムが前記バス
    を制御するかどうかを決定し、 前記第1のサブシステムが前記バスによる送信を終了す
    るまで前記第2のサブシステムが前記バスによりデータ
    を送信するのを阻止する請求項1に記載の通信方法。
  4. 【請求項4】システムバスに接続された複数のサブシス
    テムを有する同期通信システムにおいて、第1及び第2
    のサブシステムの間で前記バスの制御を調停するプロト
    コルを有する通信方法であって、 前記バスが非活動状態の場合、第1のサブシステムがそ
    の要求により前記バスの制御を取得し、そして前記バス
    によりデータを送信することを可能にし、 前記バスが非活動状態の場合、前記バスのアクセスを要
    求した後、次のクロックサイクルで前記第2のサブシス
    テムに前記バスのアクセスを許可し、 前記第2のサブシステムが送信を終了した後、前記第1
    のサブシステムによるデータ送信が終了したとき、次の
    サイクルの開始時に前記第2のサブシステムにバスアク
    セスを許可するプロトコルを有する通信方法。
  5. 【請求項5】更に、前記第1及び第2のサブシステムが
    同時に前記バスのアクセスを要求する場合、前記第1の
    サブシステムに前記バスアクセスの優先権を付与する請
    求項4に記載の通信方法。
  6. 【請求項6】前記第2のサブシステムは、前記バスのア
    クセスを要求した後、前記第1のサブシステムによるデ
    ータ送信の終了から1サイクル後に前記バスのアクセス
    を取得する請求項5に記載の通信方法。
  7. 【請求項7】システムバスに接続された複数のサブシス
    テムを備える同期通信システムであって、前記複数のサ
    ブシステムの各々は残りのサブシステムに接続される単
    方向性制御ラインを更に備え、前記制御ラインにより次
    々と伝達された制御信号に基づいて、第1及び第2のサ
    ブシステムの間で前記バスの非対称的な制御が調停され
    るシステム。
  8. 【請求項8】更に、前記複数のサブシステムの各々は前
    記制御ラインに透明に接続される請求項7に記載のシス
    テム。
  9. 【請求項9】前記複数のサブシステムから前記システム
    バスに、そして各制御ラインにも接続される中央スイッ
    チを更に備え、前記複数のサブシステムの1つが第1の
    サブシステムとして動作し且つ前記中央スイッチが第2
    のサブシステムとして動作する請求項7に記載のシステ
    ム。
  10. 【請求項10】前記複数のサブシステムの各々に接続さ
    れ、前記サブシステム間の同期を与えるクロックを更に
    備える請求項7に記載のシステム。
JP07299522A 1994-12-09 1995-11-17 通信方法及び同期通信システム Expired - Fee Related JP3084218B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US352660 1994-12-09
US08/352,660 US6434638B1 (en) 1994-12-09 1994-12-09 Arbitration protocol for peer-to-peer communication in synchronous systems

Publications (2)

Publication Number Publication Date
JPH08242250A true JPH08242250A (ja) 1996-09-17
JP3084218B2 JP3084218B2 (ja) 2000-09-04

Family

ID=23385980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07299522A Expired - Fee Related JP3084218B2 (ja) 1994-12-09 1995-11-17 通信方法及び同期通信システム

Country Status (2)

Country Link
US (1) US6434638B1 (ja)
JP (1) JP3084218B2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001034530A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp マイクロコンピュータおよびメモリアクセス制御方法
JP2001184323A (ja) * 1999-12-27 2001-07-06 Mitsubishi Electric Corp 符号化装置
US6631449B1 (en) 2000-10-05 2003-10-07 Veritas Operating Corporation Dynamic distributed data system and method
US7292585B1 (en) 2002-12-20 2007-11-06 Symantec Operating Corporation System and method for storing and utilizing routing information in a computer network
US7653059B1 (en) 2002-12-20 2010-01-26 Symantec Operating Corporation Communication sessions for a computer network
US7467194B1 (en) 2002-12-20 2008-12-16 Symantec Operating Corporation Re-mapping a location-independent address in a computer network
US7406535B2 (en) * 2002-12-20 2008-07-29 Symantec Operating Corporation Role-based message addressing for a computer network
US8370523B1 (en) 2002-12-20 2013-02-05 Symantec Operating Corporation Managing routing information for a computer network
US7327741B1 (en) 2002-12-20 2008-02-05 Symantec Operating Corporation Detecting and breaking cycles in a computer network
US7404006B1 (en) 2002-12-20 2008-07-22 Symantec Operating Corporation Publishing a network address in a computer network
US8275864B1 (en) 2002-12-20 2012-09-25 Symantec Operating Corporation Peer-to-peer network with recovery capability
US8886705B1 (en) 2003-06-30 2014-11-11 Symantec Operating Corporation Goal-oriented storage management for a distributed data storage network
US7680950B1 (en) 2003-11-07 2010-03-16 Symantec Operating Corporation Efficient search for storage objects in a network
US7555527B1 (en) 2003-11-07 2009-06-30 Symantec Operating Corporation Efficiently linking storage object replicas in a computer network
US8060619B1 (en) 2003-11-07 2011-11-15 Symantec Operating Corporation Direct connections to a plurality of storage object replicas in a computer network
US7570600B1 (en) 2003-12-17 2009-08-04 Symantec Operating Corporation Overlay network with efficient routing and recovery
US7688739B2 (en) * 2005-08-02 2010-03-30 Trilliant Networks, Inc. Method and apparatus for maximizing data transmission capacity of a mesh network
US8107492B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Cooperative writes over the address channel of a bus
US8108563B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Auxiliary writes over address channel
US7882324B2 (en) * 2007-10-30 2011-02-01 Qimonda Ag Method and apparatus for synchronizing memory enabled systems with master-slave architecture
US9258244B1 (en) 2013-05-01 2016-02-09 Sandia Corporation Protocol for communications in potentially noisy environments

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2079004B (en) * 1980-06-03 1985-04-03 Canon Kk Reproduction apparatus
GB8329510D0 (en) * 1983-11-04 1983-12-07 Inmos Ltd Computer apparatus
US4704606A (en) 1984-11-13 1987-11-03 American Telephone And Telegraph Company And At&T Information Systems Inc. Variable length packet switching system
JPS62280948A (ja) 1986-05-29 1987-12-05 Fanuc Ltd バス調停方式
US4961140A (en) 1988-06-29 1990-10-02 International Business Machines Corporation Apparatus and method for extending a parallel synchronous data and message bus
US4987529A (en) * 1988-08-11 1991-01-22 Ast Research, Inc. Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters
US5179709A (en) 1989-01-13 1993-01-12 International Business Machines Corporation Look ahead bus transfer request
US5181201A (en) * 1990-02-07 1993-01-19 General Dynamics Land Systems Inc. Interface chip device
JPH0810445B2 (ja) 1990-09-21 1996-01-31 インターナショナル・ビジネス・マシーンズ・コーポレイション 動的バス調停方法及び装置
US5182800A (en) 1990-11-16 1993-01-26 International Business Machines Corporation Direct memory access controller with adaptive pipelining and bus control features
CA2051029C (en) 1990-11-30 1996-11-05 Pradeep S. Sindhu Arbitration of packet switched busses, including busses for shared memory multiprocessors
US5432911A (en) 1991-07-15 1995-07-11 Matsushita Electric Works, Ltd. Controllers request access within one bus cycle causing hardware-wait to stall second controller when first controller is accessing and second controller is still requesting access

Also Published As

Publication number Publication date
US6434638B1 (en) 2002-08-13
JP3084218B2 (ja) 2000-09-04

Similar Documents

Publication Publication Date Title
JP3084218B2 (ja) 通信方法及び同期通信システム
CA2050129C (en) Dynamic bus arbitration with grant sharing each cycle
EP1027657B1 (en) A fully-pipelined fixed-latency communications system with a real-time dynamic bandwidth allocation
US5710891A (en) Pipelined distributed bus arbitration system
US5933610A (en) Predictive arbitration system for PCI bus agents
EP0892352B1 (en) Computer system with a bus having a segmented structure
JPH0658663B2 (ja) マルチプロセッサシステム
US5345562A (en) Data bus arbitration for split transaction computer bus
US5473762A (en) Method and system for pipelining bus requests
JPH04268938A (ja) データ処理装置およびメモリコントローラ
US5692135A (en) Method and system for performing an asymmetric bus arbitration protocol within a data processing system
US6314499B1 (en) Non-preemptive memory locking mechanism in a shared resource system
US6275890B1 (en) Low latency data path in a cross-bar switch providing dynamically prioritized bus arbitration
EP1820109B1 (en) Time-based weighted round robin arbiter
US5644733A (en) Dual coupled partitionable networks providing arbitration logic for managed access to commonly shared busses
US6163831A (en) Minimum refractory period in a multiple agent resource sharing environment
EP1096387A1 (en) An arbitration unit for a bus
KR100243868B1 (ko) 주 전산기에서의 중재로직 방법
JP3747020B2 (ja) クロスバー調停システム
JPH11184805A (ja) バスシステム
JPH06266657A (ja) 情報処理装置
JPH06103230A (ja) システム・バス調停回路装置
JPH11120122A (ja) バス使用権調停システム
JPH03296158A (ja) バス使用権調停制御方式
JP2000076182A (ja) バス調停方式

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees