JPH0658663B2 - マルチプロセッサシステム - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、コンピュータ技術に関し、特に、マルチプロ
セッサシステムにおける通信のための相互接続及び当該
相互接続を通じてのプロセッサ間相互のアクセスの調停
に関する。

［従来技術の説明］ マルチプロセッサシステムにおいては、プロセッサ間相
互接続媒体の機能特性が、システム機能に著しい制約を
与えている。当該媒体に求められている特性は、高速ア
クセス調停、調停の公平性（すなわち、アクセス不能な
ユニットは存在しない）、接続の独立性（すなわち、あ
るユニット間の接続は、他のユニット間の接続を制限し
ない）、デッドロックの回避、プロセッサに対する送／
受信機会の均等、及びモジュラー成長能力である。ブロ
ッキングを起こさない媒体−すなわち、プロセッサが処
理（ハンドリング）可能な全ての相互接続が常時設定さ
れうる媒体−を用いることが望ましい。このような媒体
は、プロセッサ間に設定されうる相互接続の型及び数を
制限しないという点において最も有用かつ効率的であ
る。それゆえ、この種の媒体の利用は、あらゆる相互接
続配置の中で、プロセッサ間接続の設定を最も遅らせな
い。また、当該媒体は、複数個の独立した接続が同時に
存在することを許すために、この種の媒体は、他の媒体
（例えば、バス）よりも高い通信帯域を実現することが
できる。さらに、ブロッキングを起こさない媒体（例え
ば、クロスバー交換器等）は、ソースとディスティネー
ションとの間の直接接続を可能にし、よって、接続の設
定が、適切な経路設定を実現するために、読み取られ、
デコードされ、それに従った動作がなされなければなら
ない自己経路設定情報に依存するようなメッセージある
いはパケット伝達配置におけるラテンシー(latency)の
影響を受けない。

クロスバー交換器等の、ブロッキングを起こさない媒体
は、理論的にあらゆるプロセッサ間の希望されている接
続全てを常時設定させうるものであるため、当該媒体そ
れ自体のアクセス調停は必要ではない。この状況、通常
のバス調停とは異なっている。単一バス調停において
は、バスが要求される資源であり、プロセッサ等のデス
ティネーションユニットが、アービタ（調停者）よっ
て、利用可能であると仮定される。逆に、ブロッキング
を起こさない相互接続媒体の場合には、当該媒体が利用
可能であると仮定されており、デスティネーションユニ
ットあるいはデスティネーションユニットを当該媒体に
接続している回線が、要求される資源である。

プロセッサ等のディスティネーションユニットあるいは
その当該媒体への回線に対する競合は、当該ユニットも
しくは回線自体が、それに対する接続を望んでいる複数
個のユニットからの同時接続を処理できないために、発
生する。例えば、プロセッサは、通常、常時他の１つの
プロセッサに対してのみ通信接続されることが可能であ
る。よって、あるユニットあるいは回線への、複数のア
クセス要求の衝突を調停する必要が生ずる。

従来技術においては、多種類の調停配置が知られてい
る。例えば、中央制御ユニットにおける集中化調停は、
コンピュータ及び電話システムにおけるクロスバー交換
器に関して実現されてきている。集中化コントローラ調
停配置は、その意図された機能を実行するように適切に
動作するが、当該配置が常に望ましいとは限らない。な
ぜなら、そのシステムに固有の複雑さゆえに、当該コン
トローラ、当該相互接続媒体、及び相互接続されるユニ
ット、の間の数多くの相互接続が必要とされるからであ
る。また、当該集中化配置は、他の配置に比べ、より低
速に、かつより複雑になる傾向を有しており、通常、シ
ステムのモジュラー成長を許容しない。さらに、この種
の配置には信頼性の問題が存在する。なぜなら、当該コ
ントローラが故障すると全システムの動作が阻害される
からである。このような故障に関する不寛容性は、集中
制御ユニットを複数配置することによって克服される
が、非常に高価かつ複雑な提案である。

分散型調停配置の利用も既知である。当該配置において
は、中央コントローラは、アクセスを決定するために用
いられるのではなく、その代わりに、要求側ユニットの
相互作用が同時要求の場合のアクセスを決定する。この
種の分散配置はしばしば望ましいものとなる。なぜな
ら、集中化コントローラ配置に係る、高支出、複雑さ、
低速性及び信頼性の問題が回避されており、システムの
モジュラー成長が容易になっているからである。しかし
ながら、このような性質を有し、クロスバー交換器等の
ブロッキングを起こさない媒体に対して適応可能で、公
正な調停、すなわち、あるプロセッサアクセスの要求の
みを受付けて他のプロセッサからのアクセス要求を完全
に無視する、ということのない調停を実現し、ボトルネ
ックを緩和してプロセッサ間のデッドロックの可能性を
除去するような効率的な配置はいまだに利用可能ではな
い。

（発明の概要） 本発明は、従来技術における前述の、及びその他の問題
点の解決を指向したものである。本発明による、ブロッ
キングを起こさない、クロスバー交換器等の通信媒体に
よって相互接続された複数個のプロセッサを有するマル
チプロセッサシステムは、さらに、各プロセッサが、他
のプロセッサから当該プロセッサ自体への入力アクセス
要求を独立に調停し、さらに具体的には、前記入力アク
セス要求の当該プロセッサ自体の出力アクセス要求に関
する調停をすることを可能にする、独自のプロセッサ間
アクセス競合配置を有している。当該配置は、以下に示
すような構造を有している。競合通信媒体はプロセッサ
を相互に接続している。各プロセッサは、他のプロセッ
サへのアクセス要求を、前記競合媒体を通じて当該他の
プロセッサへ通信する設備を有している。各プロセッサ
は、さらに、前記競合媒体を介しての他のプロセッサか
ら受信した、当該プロセッサに対する互いに抵触するア
クセス要求に応答して、抵触を解消し当該プロセッサへ
のアクセス要求を順次承諾する設備も有している。当該
配置は、さらに、アクセス要求の承諾に応答して、その
アクセス要求が承諾された要求側プロセッサと承諾側プ
ロセッサとの間に、ブロッキングを起こさない媒体を介
して、接続を設定する設備を有している。

上述の特徴から明らかとなるように、システム内の競合
は、ブロッキングを起こさない媒体へのアクセスに対し
てではなく、個別のプロセッサに対してのものである。
よって共用媒体へのアクセス競合に係るボトルネック及
び遅延は除去されており、各プロセッサは、他のプロセ
ッサへのアクセスを妨げることなく、それ自体のペース
でアクセス要求を受入れることができる。前記個別競合
媒体は、ブロッキングを生じない媒体上のデータ転送と
独立かつ重畳してアクセス調停がなされることを可能に
する。さらに、各プロセッサは、それ自体に係る競合解
決回路を有していてシステムのモジュラー成長を容易に
するのみならず、当該回路を当該プロセッサ自体へのア
クセス要求の抵触を解消するためにも用いる。よって、
各プロセッサは、当該プロセッサ自体がそれによってア
クセスされることを許可した、そのプロセッサの完全な
制御下にある（この機能を、ある独立した、あるいは共
用の装置に対して放棄することに反対している場合に
は）。対称的に、プロセッサは、他のプロセッサによっ
てなされる別のプロセッサへのアクセス−及び、抵触し
ているアクセスの解消−に関しては、何ら制御を行なわ
ない。よって、あるプロセッサのアクセスの調停は、当
該プロセッサがフリーになることによって直ちに開始さ
れうる。他の処理が終了するのを待つ必要はない。この
ようにして、システムにおけるアクセス制御は個別化及
び単純化され、より多機能かつより高速化される。

具体的には、プロセッサへの調停プロセスは、プロセッ
サを通信媒体に接続している回線等の設備に対する調
停、という形態をとり、当該接続されたプロセッサによ
る当該設備へのアクセス要求は、他のプロセッサによる
当該設備（及びそれを通して当該接続されたプロセッ
サ）へのアクセス要求と共に調停される。入力側及び出
力側要求の調停は、それぞれ交互に実行され、あるプロ
セッサが他のプロセッサをアクセスすることと他のプロ
セッサからアクセスされることに対して等しい機会を与
えている。

当該配置は、各プロセッサにおける同時すなわち干渉し
つつあるアクセス要求全てを記録し、新たな要求を受容
してそれに応ずる以前に、当該要求全てに応ずることに
よって公平な調停を行う。その結果、他のプロセッサに
対するアクセスを行えないプロセッサはない。むしろ、
全てのプロセッサに等しいアクセス機会が与えられる。
当該配置は、さらに、プロセッサがアクセス要求を、当
該要求が所定の時間間隔の間に応答されない場合に取下
げることを許可することによって、効果的にデッドロッ
クを防止する。さらに、プロセッサは、他のプロセッサ
との間の通信が設定された後に当該他のプロセッサを独
占することを許可されていない。プロセッサは、所定の
時間が経過した後には、設定された通信を遮断するよう
強要される。

［実施例の説明］ 第１図は、交換器15によって相互接続された、複数個の
プロセッサ10、11、12よりなるマルチプロセッサシステ
ムを示している。プロセッサ10−12は希望するいずれの
プセッサでもよいが、当該具体例においては、ＡＴ＆Ｔ
３Ｂ２／６００コンピュータである。各プロセッサ10−
12は交換器15に対して、デュープレックス光ファイバー
回線16で接続されている。各プロセッサ10−12内のイン
ターフェース回路17では、当該プロセッサ及び交換器15
間を通過する信号を光及び電気ドメイン間、及び、ビッ
ト直列及び並列フォーマット間で交換し、特定のプロセ
ッサ10−12によって内部で用いられ、理解されるプロト
コルと回線16を経由する光伝送に適したプロトコルとの
間で信号翻訳を行う。この種のインターフェース回路
は、当該業者間では公知であり、本明細書においては、
その詳細は記載されない。この種の回路例は、日立コー
ポレーションの光波データ回線ＤＣ２４９１と共に用い
られる、ＡＴ＆Ｔ社製３Ｂ４０００コンピュータのＸＢ
Ｉ回路である。

交換器15は、各回線16毎に、すなわち、各プロセッサ10
−12毎に１つずつ、ポート回路18を有している。この回
路については、以下、さらに詳細に述べる。交換器15
は、さらに、ブロッキングを起こさないクロスバー交換
装置19及びそれに付随した制御部22を有している。交換
装置19は、ポート回路18間の競合通信接続に対して、プ
ロセッサ10−12間のデータ通信接続を形成している。ク
ロスバー交換装置19及び制御部22は、具体的には、ＡＴ
＆Ｔ社製のＳＰＥＣＬクロスバー交換器である。交換器
15は、さらに、競合バス14の１つに全てのポート回路18
のＩ．Ｄ．を循環的に生成する機能を持つ共用回路21を
有している。回路21は、具体的には、従来技術に係る、
クロック駆動リセッタブルカウンタ回路である。

各ポート回路18は、データリンク20によって、クロスバ
ー交換装置18に接続されている。ポート回路18は、競合
バス14によって互いに接続されている。バス14は、ポー
ト回路18間の競合通信接続をなしている。

交換器15の目的は、プロセッサ10−12間の通信経路を設
定することである。通信経路は、あるプロセッサ10−12
を交換装置19に接続している回線16、20、第２のプロセ
ッサ10−12を交換装置19に接続している回線16、20、及
び、当該２つのプロセッサ10−12の回線間の、交換装置
19を介しての接続よりなる。交換装置19はブロッキング
を起こさない（ノンブロッキング）装置であり、常時あ
らゆる通信経路の設定をサポートしている。しかしなが
ら、回線16及び20は、同時に唯一つの通信経路をサポー
トするのみである。よって、プロセッサ10−12から回線
16、20のアクセス試行、すなわちアクセス要求の抵触
は、調停プロセスを通じて解消されなければならない。
このために、各々の回線16、20はポート回路18を有して
いる。ポート回路18は、当該回路18に接続されている回
線への、当該回線に接続されているプロセッサ及び他の
プロセッサからのアクセス要求の抵触を調停する。調停
される要求は、当該接続されているプロセッサによる他
のプロセッサに対するアクセス要求及び、他のプロセッ
サによる当該接続されているプロセッサへのアクセス要
求と見なしうる。第２図は、第１図のシステムにおける
２つのプロセッサ間の通信を設定する手続きを示してい
る。ソースプロセッサ（具体的にはプロセッサ10）が他
のプロセッサ−デスティネーションプロセッサーとの通
信を希望する場合には、ステップ250において、当該ソ
ースプロセッサのインターフェース回路17が、当該ソー
スプロセッサに関連しているポート回路18に対して、コ
ネクトコマンド及びデスティネーションプロセッサの
Ｉ．Ｄ．を送出する。その後、回路17は、ステップ251
において、当該２プロセッサ間にトランザクションチャ
ネルを設定するために、回線16を通じて連続回線同期メ
ッセージの送出を開始する。

コネクトコマンドに応答して、ソースプロセッサ10のポ
ート回路18は、ステップ252において、デスティネーシ
ョンプロセッサ12のポート回路18に対してデスティネー
ションプロセッサ12に対する要求を競合バス14を通じて
出力する。その後、アクセス調停が以下に詳述される方
法で実行される。ソースプロセッサ10からプロセッサ12
へのアクセスが承諾された場合には、デスティネーショ
ン回路18は、ステップ253において、プロセッサ10の回
路18に通知する。当該受信された情報は、プロセッサ10
のポート回路18によってその内部で用いられるが、ソー
スプロセッサ10に対しては伝達されない。デスティネー
ションプロセッサ12のポート回路18は、さらに、ステッ
プ254において、交換装置19に対して、プロセッサ10、1
2間の希望するデータ接続を以下に詳細に議論される方
法で設定させる。

データ接続が設定されると、ステップ255において、ソ
ースプロセッサ10のインターフェース回路17によって生
成された回線同期メッセージが当該接続によって、デス
ティネーションプロセッサ12のインターフェース回路に
到達する。プロセッサ12の回線17は、ステップ256にお
いて、当該２プロセッサ間の処理チャネルの設定を完成
させるために当該接続を通じてプロセッサ10の回路17に
対して回線同期メッセージを返送することによって応答
する。プロセッサ12の回路17は、データがプロセッサ10
からプロセッサ12に到達し始めるまで、ステップ256に
おいて同期メッセージを送出し続ける。

プロセッサ10の回路17は、ステップ257において、回線
同期メッセージの受信に対して、当該２プロセッサ10、
12間のデータ伝達を設定するために必要な情報をプロセ
ッサ12に対して送出することによって応答する。ステッ
プ257においてデータ伝達が設定された後に、ステップ2
58において当該伝達が実行される。

ステップ258における伝達が完了すると、プロセッサ10
は、ステップ259において、場合に応じて、別の伝達を
設定するために必要な情報をプロセッサ12に送出し、当
該別の伝達は、ステップ260において実行される。ステ
ップ259−260は複数回実行されうる。

ステップ260における、プロセッサ10、12間での最終デ
ータ伝達が完了すると、ソースプロセッサ10のインター
フェース回路17は、ステップ261において、当該２プロ
セッサ間で設定されている処理チャネルを閉じるために
デスティネーションプロセッサ12の回路17に対してメッ
セージを送出する。プロセッサ10の回路17は、さらに、
ステップ262において、当該プロセッサに関連するポー
ト回路18に対して、回線リリースコマンドを送出する。

リリースコマンドに応答して、ソースプロセッサ10のポ
ート回路18は、プロセッサ12のポート回路18に、当該２
プロセッサ間の接続が終結されることを通知するため
に、デスティネーションプロセッサ12に対する要求を取
下げる。

前記要求の取下げに応答して、デスティネーションプロ
セッサ12のポート回路18は、保留状態にある要求を充足
させるために新たな接続を生成するか、あるいは、保留
状態にある要求が存在しない場合には、当該旧接続をそ
のままの状態にしておく。さらに、デスティネーション
プロセッサ12のポート回路18は、ソースプロセッサ10に
対するアクセス承諾通知を無効にする。

第３図は、ポート回路18の具体例をより詳細に示してい
る。回線20は、互いに反対方向の通信を伝達する２本の
リード210、211よりなる電気直列回線である。同様に、
光直列ライン16は、互いに反対方向の通信を伝達する２
本の光ファイバー220、221よりなる。ポート回路18は、
リード210、211を、それぞれ光レシーバ200及び光トラ
ンスミッタ201を通じて、ファイバー220、221に接続し
ている。トランスミッタ201及びレシーバ200は、単に、
光及び電気ドメイン間での信号変換を行なうのみであ
る。この種のデバイスは、当業者間においては公知であ
る。例えば、これらは、日立コーポレーション製のＤＣ
２４９１光波データ回線である。

回線20のリード210には、コマンドインターフェース回
路202が接続されている。回路202はリード210上を通過
する信号をモニタしている。当該回路は、関連している
プロセッサのインターフェース回路17によってポート回
路18へ送出されつつあるコマンドを、関連プロセッサ10
−12から別のプロセッサへ送出されつつあるデータから
弁別し、これらのコマンドを復活し、シリアルフォーマ
ットからパラレルフォーマットへ変換し、コマンドイン
タプリタ回路204へ伝達する。具体的には、回路202は、
アドバンスト・マイクロデバイス(Advanced Micro-Devi
ces)Inc．社製のＡＭ７９６９である。

コマンドインタプリタ204は、プロトコルハンドラであ
る。当該インタプリタは関連しているプロセッサ10−12
のインターフェース回路17からコマンドインターフェー
ス202を通じてコマンドを受信し、当該受信されたコマ
ンドを、ポート回路18のアービタ205に転送する。当該
インタプリタ204は、第４図の状態図によって規定され
るステートマシンであることが望ましい。この種のステ
ートマシンのデザインは、当業者間では公知である。

第４図に示されているように、“リセット”コマンドを
受信すると（すなわち、システムの初期化が開始される
と）、コマンドインタプリタ204は、当該時点における
状態からリセット状態300に移行させられる。状態300に
おいては、コマンドインタプリタ204は、当該インタプ
リタをアービタ205に接続している、ＣＩ（コマンドイ
ンタプリタ）リセットライン430（第５図参照）に対し
てパルスを出力−一時的にアサート−する。その後、コ
マンドインタプリタは、アイドル状態301に入る。アイ
ドル状態301においては、コマンドインタプリタ204をア
ービタ205に接続している全ての信号回線が無効にされ
ている。

コマンドインタプリタ204が、アイドル状態301にある場
合に、インタフェース回路17からの“コネクト”コマン
ドを受信すると、当該インタプリタは、コネクタ状態30
2に入ることによって応答する。“コネクト”コマンド
は、ソースプロセッサ10−12が接続されることを欲して
いるデスティネーションプロセッサ10−12を識別するデ
スティネーションＩＤを伴っている。コネクト状態302
においては、コマンドインタプリタ204は、アービタ205
へ続くＣＩ要求ライン431（第５図参照）をアサート
し、ＣＩデスティネーションライン433を通じて当該デ
スティネーションＩＤを送出する。

コマンドインタプリタ204がアイドル状態301にある場合
に、“プライオリティコネクト（優先接続）”コマンド
を受信すると、当該インタプリタはプライオリティコネ
クト状態303に入ることによって応答する。“プライオ
リティコネクト”コマンドは、デスティネーションＩＤ
及び、当該“コネクト”コマンドが高い優先順位を有し
ていることを示すフラグ、を伴なった“コネクト”コマ
ンドである。プライオリティコネクト状態303において
は、コマンドインタプリタ204は、ＣＩ要求ライン431を
アサートし、ＣＩデスティネーションライン433にデス
ティネーションＩＤを出力し、さらに、アービタ205へ
続くＣＩプライオリティライン432（第５図参照）をア
サートする。コマンドインタプリタ204が、コネクト状
態及びプライオリティコネクト状態303のいずれかにあ
る場合に、インターフェース回路17から“リリース”コ
マンド“受信すると、リリース状態304に入り、信号ラ
イン431−433を無効にすることによって応答する。その
後、コマンドインタプリタ204は、再びアイドル状態301
に入る。

以上の第４図に関する議論よりわかるように、ポート回
路18とインターフェース回路17との間の通信は、ソース
プロセッサ10−12においてのみ必要とされており、デス
ティネーションプロセッサ10−12においては必要とはさ
れない。

第３図に戻ってアービタ205は、第１図のシステム内で
アクセス要求の抵触の解消及び抵触が解消された後の交
換装置19を通しての要求された通信経路の設定及び遮断
を担っている。アービタ205の具体例は、競合バス14を
形成している個別のバス410−415と共に、第５図に示さ
れている。

まず、バス14を考察するとＩＤシーケンスバス410は、
ポート回路18のＩＤを、順次循環して示している。ＩＤ
は、共用回路21によって生成され、バス410を通して送
出される（第１図参照）。バス410上に現れるＩＤは、
どのデスティネーションポート回路18が現時点で、バス
14によってサービスされているかを示している。

要求バス415は、各々異なったポート回路18に接続され
ている複数のリードよりなる。ソースポート回路18は、
ＩＤシーケンスバス410上に希望するデスティネーショ
ンポート回路18のＩＤを検出し、ＢＳＧバス412がアサ
ートされていないことを見出した場合に、関連している
要求バス415のリードをアサートする。

プライオリティバス411は、ソースポート回路18が、要
求バス415のリードをアサートすると同時に、他のソー
スポート回路18に、当該ソースポート回路18のアクセス
要求が優先要求であることを知らせるためにアサートす
る単一リードバスである。

Ｘサーチバス413は、デスティネーションポート回路18
へのアクセスが保障されたソースポート回路18のＩＤを
伝達する。デスティネーションポート回路18は、ＩＤシ
ーケンスバス410上に当該回路自体のＩＤを検出した場
合に、選択されたソースポート回路18のＩＤを生成す
る。ソースポート回路18は、当該回路の要求が保障され
た時点を決定するために、Ｘサーチバス413をモニター
して当該回のＩＤを待ち受ける。

Ｘストローブバス414は、デスティネーションポート回
路18によって、当該ポート回路がＸサーチバス413上に
生成した信号レベルが落ち着いた場合に、パルス出力が
なされる単一リードバスである。

クロスバー交換装置19の制御部22は、ＩＤシーケンスバ
ス410、Ｘサーチバス413、及びＸストローブバス414に
接続されている。制御部22は、Ｘストローブバス414上
のパルスに応答して、交換装置19に、ＩＤシーケンスバ
ス410上のＩＤによって識別されたポート回路18の回線2
0をＸサーチバス413上のＩＤによって識別されたポート
回路18の回線20に接続され、それによってソース及びデ
スティネーションポート間のデータ接続を設定する。

ＢＳＧバス412は、アクセスを同時に要求した複数のリ
クエスター（すなわち、アクセス要求側ソースポート回
路18）のうちの最終リクエスターに対するアクセスを承
諾した場合に、デスティネーションポート回路18がアサ
ートする単一リードバスである。ソースポート回路18
は、ＢＳＧバス412がアサートされている場合には、当
該回路に係る要求バス415内のリードをアサートしな
い。その結果、当該デスティネーションポート回路18に
よって、当該ポート回路へのそれ以降のアクセス要求が
応答される以前に、当該ポート回路への同時アクセス要
求（“バスストアグループ”）全てが応答される。よっ
て、全ての要求側ポート回路18に対して、デスティネー
ションポート18への“公正な”アクセスがなされ、デス
ティネーションポート18へのアクセスが“不能な”ポー
トは存在しない。

アービタ205は、クロック生成回路402、タイマ回路40
1、シーケンサ400、複数個の組合わせ論理回路403−40
5、及びＩＤ回路406を有している。ＩＤ回路406は、当
該アービタ205がその一部をなしているポート回路18に
対して割当てられたＩＤをストアしている。具体的に
は、ＩＤ回路406、当該ポート回路18のＩＤがそれによ
ってマニュアルでセットされるような、複数個のトグル
スイッチよりなる。ＩＤ回路406は、ポート回路18のＩ
Ｄを連続してマイＩＤバス450上に生成する。

ＩＤシーケンスバス410は、クロック生成回路402に接続
されており、マイＩＤバス450及びＣＩデスティネーシ
ョンバス433も同様である。クロック生成回路402は、バ
ス410、433、450を介して受信した入力を以下の方法で
組合せる。ＩＤシーケンスバス410上のＩＤがマイＩＤ
バス450上のＩＤと等しい場合には、回路402は、マイク
ロック信号ライン451をアサートする。ＩＤシーケンス
バス410上のＩＤがマイＩＤバス450上のＩＤより１だけ
小さい場合には、回路402は、マイクロック−１信号ラ
イン452をアサートする。ＩＤシーケンスバス410上のＩ
Ｄがコマンドインプリタ204によってＣＩデスティネー
ションバス433上に生成されたＩＤと等しい場合には、
クロック回路402は、デスティネーションクロック信号
ライン453をアサートする。及び、ＩＤシーケンスバス4
10上のＩＤがＣＩデスティネーションバス433上のＩＤ
より１だけ小さい場合には、クロック回路402はデステ
ィネーションクロック−１信号ライン454をアサートす
る。さらに、回路402は、従来通りのクロック信号を、
ロングクロック信号ライン455上に生成する。

ロングクロック信号ライン455は、タイマ回路401に接続
されている。タイマ回路401は、従来技術にかかるタイ
マであり、以下の機能を有している。シーケンサ400が
スタート承諾タイマ信号ライン456をアサートすること
によってインターバルがリセットされ、その後、当該タ
イマは、ロングクロックライン455上のパルスのカウン
トを開始し、スタート承諾タイマライン456が無効にさ
れる、もしくは所定のカウントに到達するまでカウント
を行なう。

所定のカウントに到達したことは、ポート回路18が、当
該目的に対して割当てられた所定の時間内に、それ自体
のアクセス要求に対する承諾を受信しなかったことを意
味する。所定のカウントに到達した場合には、インター
バルカウントがシーケンサ400へと続く承諾時間切れ信
号ライン458をアサートし、スタート承諾タイマライン4
56が無効にされるまで、ライン458がアサートされたこ
とに応答して、ポート回路18は、それ自体の出力側要求
をキャンセルし、すなわち取り下げ、その代わりに、そ
れ自体へのアクセス要求、すなわち入力要求が保留され
ている場合には、それを承諾することによって、あらゆ
る可能なデッドロックの発生は防止されている。

シーケンサ400が伝送開始タイマ信号ライン457をアサー
トすることによって、インターバルタイマがリセットさ
れ、当該インターバルカウンタがロングクロックライン
455上のパルスの計数を開始し、伝送開始タイマライン4
57が無効にされる、あるいは所定のカウントに到達する
までカウントが継続される。当該所定のカウントに到達
することは、当該接続されたプロセッサが現時点で関与
している、別のプロセッサとの通信セッションが割当て
られた時間間隔に既に継続されており、新たな通信セッ
ションの実現を可能とするために、前記別のプロセッサ
との通信セッションを遮断するべき時刻であることを示
している。当該所定のカウントに到達した場合には、前
記インターバルカウンタがシーケンサ400へと続く伝送
時間切れ信号ライン459をアサートし、伝送開始タイマ
ライン457が無効にされるまでライン459をアサートされ
た状態に保持し続ける。

シーケンサ400は、第６図の状態図（ステートダイアグ
ラム）によって規定されるステートマシンである。第６
図の状態及びトランジションベクトルは第７図に示され
た表によって規定されている。シーケンサ400は、コマ
ンドインタプリタ204がＣＩリセットライン430をアサー
トすることによって状態600−604のいずれからでもアイ
ドル状態600に入る。アイドル状態600においては、シー
ケンサ400は、全ての出力信号ライン456、457、462を無
効にされた状態で保持する。

アイドル状態600においては、コマンドインタプリタ204
が、ＣＩ要求ライン431をアサートすることが、シーケ
ンサ400に、要求イネーブル信号ライン460及びスタート
承諾タイマライン456をアサートさせ、他の出力回線を
無効にさせる。その後、シーケンサ400は、承諾待ち状
態601に入る。

アイドル状態600においては、入力側要求ライン461をア
サートすることが、シーケンサ400に回線設定信号ライ
ン462及び伝送開始タイマライン457をアサートさせ、他
の出力回線を無効にさせる。その後、シーケンサ400
は、被接続デスティネーション状態604に入る。

承諾待ち状態601においては、ＣＩ要求ライン431がアサ
ートされているで承諾済信号ライン463がアサートされ
ると、シーケンサ400は、要求イネーブルライン460及び
伝送開始タイマライン457をアサートし、他の出力回線
を無効にする。その後、シーケンサ400は、被接続ソー
ス状態603に入る。

承諾待ち状態601において、ＣＩ要求ライン431がアサー
トされた状態で被承諾ライン463及び承諾時間切れ回線4
58の双方を無効にすると、シーケンサ400は、要求イネ
ーブルライン460をアサートし、他の出力回線を無効に
する。その後、シーケンサ400は、承諾待ち状態601に留
まる。

承諾待ち状態において、ＣＩ要求ライン431がアサート
され、かつ、入力側要求ライン461及び被承諾ライン463
が無効にされている状態で、承諾時間切れライン458が
アサートされると、シーケンサ400は、要求イネーブル
ライン460及びスタート承諾タイマライン456をアサート
し、他の出力回線を無効にする。その後、シーケンサ40
0は、承諾待ち状態601に留る。

承諾待ち状態601において、被承諾ライン463が無効にさ
れた状態でＣＩ要求ライン431、入力側ライン461、及
び、承諾時間切れライン458がアサートされると、シー
ケンサ400は、回線設定ライン462及び伝送開始タイマラ
イン457をアサートし、他の出力回線を無効にする。そ
の後、シーケンサ400は、被接続デスティネーション状
態604に入る。

承諾待ち状態601において、ＣＩ要求ライン431が無効に
された状態で入力側要求ライン461がアサートされる
と、シーケンサ400は回線設定ライン462及び伝送開始タ
イマライン457をアサートし、他の出力回線を無効にす
る。その後、シーケンサ400は、被接続デスティネーシ
ョン状態604に入る。

承諾待ち状態601において、ＣＩ要求ライン431及び入力
側要求ライン461が無効にされると、シーケンサ400は、
全ての出力回線を無効にし、アイドル状態600に入る。

承諾待ち状態601において、ＣＩ要求ライン431及びルー
プアラウンド信号ライン464がアサートされると、シー
ケンサ400は、要求イネーブルライン460、回線設定ライ
ン462及び伝送開始タイマライン457をアサートし、他の
出力回線を無効にする。その後、シーケンサ400は、ル
ープアラウンド状態602に入る。

被接続ソース状態603において、入力要求ライン461が無
効にされた状態でさらにＣＩ要求ライン431あるいは承
諾済ライン463のいずれかが無効にされると、シーケン
サ400は、全ての出力回線を無効にしてアイドル状態600
に戻る。

被接続ソース状態603において、伝送時間切れライン459
が無効にされた状態でＣＩ要求ライン431、及び承諾済
ライン463がアサートされると、シーケンサ400は、要求
イネーブルライン460をアサートし、他の出力回線を無
効にする。その後シーケンサ400は被接続ソース状態603
に留る。被接続ソース状態603において、入力側要求ラ
イン461が無効にされた状態でＣＩ要求ライン431、承諾
済ライン463、及び伝送時間切れライン459がアサートさ
れると、シーケンサ400は、要求イネーブルライン460及
び伝送開始タイマライン457をアサートし、他の出力回
線を無効にする。その後、シーケンサ400は、被接続ソ
ース状態603に留る。

被接続ソース状態603において、承諾済みライン463が無
効にされた状態で入力要求ライン461がアサートされる
と、シーケンサ400は回線設定ライン462及び伝送開始タ
イマライン459をアサートし、他の出力回線を無効にす
る。その後、シーケンサ400は、被接続デスティネーシ
ョン状態604に入る。

被接続デスティネーション状態603において、ＣＩ要求
ライン431が無効にされた状態で入力側要求ライン461が
アサートされると、シーケンサ400は、回線設定ライン4
62及び伝送開始タイマライン457をアサートし、他の出
力回線を無効にする。その後、シーケンサ400は、被接
続デスティネーション状態604に入る。

被接続デスティネーション状態604において、要求取下
げライン464がアサートされる、あるいは要求取下げラ
イン464が無効にされた状態で複数要求保留信号ライン4
65及び伝送時間切れライン459がアサートされる。ある
いは要求取下げライン464が無効にされた状態でＣＩ要
求ライン431及び伝送時間切れライン459がアサートされ
ると、シーケンサ400は、全ての出力回線を無効にして
アイドル状態600に入る。

被接続デスティネーション状態604において、要求取下
げライン464及び伝送時間切れライン459の双方が無効に
されると、シーケンサ400は、回線設定ライン462をアサ
ートして他の出力回線を無効にする。その後、シーケン
サ400は、被接続デスティネーション状態604に入る。

被接続デスティネーション状態604において、ＣＩ要求
ライン431、要求取下げライン464、及び、複数要求保留
ライン465が無効にされた状態で伝送時間切れライン459
がアサートされると、シーケンサ400は、回線設定ライ
ン462及び伝送開始タイマライン457をアサートし、他の
出力回線を無効にする。その後シーケンサ400は、被接
続デスティネーション状態604に留る。

ループアラウンド状態602において、伝送時間切れライ
ン459が無効にされた状態でＣＩ要求ライン431がアサー
トされると、シーケンサ400は、要求イネーブルライン4
60及び回線設定ライン462をアサートして、他の出力回
線を無効にする。その後、シーケンサ400は、ループア
ラウンド状態602に留まる。

ループアラウンド状態602において、複数要求保留ライ
ン465が無効にされた状態でＣＩ要求ライン431及び伝送
時間切れライン459がアサートされると、シーケンサ400
は、要求イネーブルライン460、回線設定ライン462、及
び、伝送開始タイマライン457をアサートして、他の出
力回線を無効にする。その後、シーケンサ400は、ルー
プアラウンド状態602に留まる。

ループアラウンド状態602においてＣＩ要求ライン431が
無効にされる、あるいは、ＣＩ要求ライン431、複数要
求保留ライン465、及び、伝送時間切れライン459がアサ
ートされると、シーケンサ400は、全ての出力回線456、
457、460、462を無効にして、アイドル状態に入る。

第５図に係る考察に戻って、要求及びプライオリティ回
路403は、当該ポート回路18専用の要求バス415のリード
に接続されている。回路403は、さらに、単一リードＢ
ＳＧバス412及びプライオリティバス411に接続されてい
る。回路403は、要求イネーブルライン460、デスティネ
ーションクロックライン453及びＣＩプライオリティラ
イン432がアサートされており、かつ、その直前の、デ
スティネーションクロックライン453がアサートされて
いた間にＢＳＧバス412がアサートされなかった場合
に、前記要求リード及びプライオリティバス411をアサ
ートする。回路403は、さらに、要求イネーブルライン4
60及びデスティネーションクロックライン453がアサー
トされており、その直前のデスティネーションクロック
−１ライン454がアサートされていた間に、デスティネ
ーションライン453及びＢＳＧバス412がアサートされな
かった場合に、前記要求リードをアサートする。言い換
えれば、回路403は、希望するデスティネーション回路1
8が、バスストア群を形成していない場合に、前記要求
バスをアサートする。ソース側ポート回路18が、要求バ
ス14中の要求リードをアサートすることは、デスティネ
ーションポート回路18が、当該時間間隔に検出する、複
数個の可能な要求のうちの１つを表わしている。しかし
ながら、当該要求は、直前の要求者に対してなされた
“公正な”アクセスを強奪するものではない。なぜな
ら、前記要求リードは、ＢＳＧバス412が直前のクロッ
ク間隔内にデスティネーション側ポート回路18によって
アサートされた場合には、アサートされないからであ
る。さらに、当該要求は、あらゆるプライオリティ（優
先）要求に従うことになる。なぜなら、プライオリティ
バス411が直前のクロック間隔内に、いずれかの要求者
によってアサートされた場合には、当該要求リードはア
サートされないからである。

回路403は、要求イネーブルライン460、ＣＩプライオリ
ティライン432、及び、デスティネーションクロック−
１ライン454がアサートされ、ＢＳＧバス412がアサート
されていない場合にプライオリティバス411をアサート
する。回路403は、要求イネーブルライン406が無効にさ
れるまで、プライオリティバス411をアサートし続け
る。承諾検出回路404は、Ｘサーチバス413に接続されて
いる。回路404は、Ｘサーチバス413上のＩＤが、ＩＤ回
路406によってマイＩＤバス450上に出力されたＩＤと一
致し、デスティネーションクロックライン453がアサー
トされている場合に承諾済ライン463をアサートする。
バス413及びライン450上のＩＤの一致は、当該ポート回
路18へのアクセスが承諾されていることを示している。
デスティネーションクロックライン453がアサートされ
ることは、希望されているデスティネーションに係るＩ
Ｄが、ＩＤシーケンスバス410上に現していることを示
している。よって、希望されているデスティネーション
ポート回路が要求側ソースポート回路18へのアクセスを
承諾している場合に、回路404は、承諾済ライン463をア
サートする。

調停回路405は、当該回路が属しているポートに係る回
線16、18へのアクセス要求の抵触を解消する。第８図に
は、回路405の詳細が示されている。

回路405は、要求バス415に接続されている要求レジスタ
800を有している。要求レジスタ800の動作はマイクロッ
クライン451によって制御されている。マイクロックラ
イン451がアサートされる（すなわち、当該ポート回路1
8のＩＤがＩＤシーケンスバス410上に現れる）と、レジ
スタ800はバス415のうちの現在アサートされているリー
ド全てを記録する。すなわち、当該ポートの回線16、20
に対する現在のアクセス要求全てをラッチしストアす
る。

検出回路802は、レジスタ800の内容が表現される、当該
レジスタ800の出力に接続されている。回路802は、従来
技術に係る方法で、レジスタ800に２以上の要求がラッ
チされているか否かを検出する。その場合には、回路80
2は、複数要求保留ライン465をアサートする。

優先・エンコード回路803も、同様に、レジスタ800の出
力に接続されている。従来技術に係る方法で、回路803
はレジスタ800によってラッチされた最高優先順位の保
留中要求を選択し、当該要求をエンコードして要求側ソ
ースポート回路18のＩＤを発生する。

具体的には、回路18の相対的優先順位は、それらのＩＤ
数の、相対的なシーケンシャルな序列に基づいている。
具体的には、優先・エンコード回路803は、要求レジス
タ800における、アサートされた最重要要求ビットを検
出し、当該ビットの位置をバイナリ形式にエンコードす
る。

ソースレジスタ804は、回路803の出力に接続されてお
り、回路803によって生成されたＩＤをストアする。ソ
ースレジスタ最優先要求者の変更があった場合、すなわ
ち、サービスを提供されてきたポート回路18がその要求
を取下げた場合に生ずるような、回路803の出力が変化
する場合にラッチさせられる。

コンパレータ回路805は、レジスタ804の出力及びマイＩ
Ｄライン450に接続されている。回路805は、回路803に
よって生成されたＩＤをＩＤ回路406によってストアさ
れたＩＤと比較し、これら両者が一致した場合にループ
アラウンドライン466をアサートする。この一致は、当
該ポート回路18が、試験を目的として、当該回路自体に
係る回線16、20に対するアクセスを要求していることを
示している。

さらに、回路803の出力には、デテクタ回路806が接続さ
れている。回路806は、具体的には、ＯＲ回路である。
回路806は、当該ポート回路18への少なくとも１つのア
クセス要求が保留されているか否か、すなわち、回路80
3があるポート18のＩＤを生成しているか否か、を検出
する。ポート回路18に対して、ゼロというＩＤは無効で
ある。なぜなら、ゼロというＩＤは、保留されている要
求が無いことを示すからである。

マイクロック−１ライン452は、ＡＮＤ回路807の入力に
接続されている。複数要求保留ライン465は、回路807の
反転入力に接続されている。回路807の出力は、ＢＳＧ
バス412に接続されている。当該ポート回路18に対する
２以上の要求が保留中であり、かつ当該ポート回路18
が、競合バス14によって次にサービスを提供されるもの
である場合には、、回路807は、ＢＳＧバス412をアサー
トして他のポート回路18に対して、保留中の要求全ては
未だにサービスを提供していないことを知らせる。これ
によって、他のポート回路18は、当該デスティネーショ
ンポート回路18に対する新たなアクセス要求をアサート
しないことになる。ソースレジスタ804の出力は、ゲー
ト808を介してサーチバス413に接続されている。ゲート
808の動作は、ＡＮＤ回路809によって制御されており、
ＡＮＤ回路809の入力は、回線設定ライン462及びマイク
ロックライン451に接続されている。ライン462が、シー
ケンサ400がソースポート回路18への回線設定を指令し
たことを示し、ライン451が、当該ポート回路18が、現
在、競合バス14によってサービスを提供されていること
を示している場合に、回路809はゲート808が、ソースレ
ジスタ804によってストアされていたＩＤをＸサーチバ
ス413へ出力することを可能とする信号を生成する。回
路809で生成された同一信号は、遅延回路810を介してＸ
ストローブバス414に与えられる。

回線設定ライン462は、回路803の制御入力に接続されて
いる。ライン462を無効にすると、回路803は、直前の最
高優先ＩＤを無効にし、レジスタ800によって示された
最高優先ポート回路18を選択し、当該デスティネーショ
ン回路18へのアクセスを要求する、次の最高優先ＩＤを
エンコードする。

ライン462を無効にすることは、通信接続を終結するた
めに通常行なわれる方法ではない。通常は、ソースポー
ト回路18が、接続の終結を知らせるために、要求バス41
5から、当該ソースポート回路18自体の要求を取下げ
る。しかしながら、通信を遮断するためにライン462を
無効にすることは、デスティネーションポート回路18
が、伝送時間切れ、あるいは、デスティネーションプロ
セッサ10−12からの非常終結要求に反応することを可能
にする。

ソースレジスタ804及び要求レジスタ800の出力も、コン
パレータ回路811に接続されている。回路811は、ソース
レジスタ804にストアされたＩＤが、要求レジスタ800内
のアサートされたビットに対応するか否かを決定する。
対応しない場合には、それは、現在当該ポート回路のラ
イン16、20へのアクセスを有しいている要求側ポート回
路18が、既存のデータ接続を終結しつつあることを示す
ために、当該要求側ポート回路18自体の要求を取下げた
ことを意味する。回路811は、シーケンサ400に対して当
該終結を通知するために、要求取下げライン466をアサ
ートする。

各デスティネーションポート回路18でのアクセス調停
は、自律的であること留意されたい。ポート回路のアー
ビタ205は、他のポート回路対に係る処理には、応対し
ない。さらに、調停は、ラテンシーには関与しない。直
前のバスストア群において保留されてきた最終要求に対
してサービスが提供される間に、新たなバスストア群形
成並びに要求の優先順位決定がなされる。さらに、プロ
セッサ間のデータ接続は、アービタ205を介さず、“ア
クセス承諾済”信号の到着を待たない、という点で直接
かつ即時的である。

競合するソース間でのデスティネーションへの公正なア
クセスは、デスティネーションへの同時要求を、いわゆ
るバスストア群にまとめることにより承諾されている。
バスストア群内の全ての要求は、新たなバスストア群が
形成されてサービスが提供される以前に、サービス提供
がなされる。バスストア群は、デスティネーションポー
ト回路側の調停回路205が、マイクロック−１の時点で
ＢＳＧバス412をアサートすることによって形成され
る。当該デスティネーションポート回路18へのアクセス
を要求している全てのポート回路18は、それらのポート
回路にとっては、デスティネーションクロック−１であ
るその時点で、ＢＳＧバス412を監視している。ＢＳＧ
バス412がアサートされる以前に当該デスティネーショ
ンへの要求が保留となっている。ソースポート回路は。
当該ソース自体の要求をアサートし続ける。他のソース
ポート回路は、ＢＳＧバス412がアサートされていない
デスティネーションクロック−１の時刻まで、それら自
体の要求をアサートするのを待たなければならない。

プロセッサ10−12間のデッドロックは、２つのプロセッ
サ10−12が互いに共立可能でない要求をなした場合、す
なわち、プロセッサ11のプロセッサ10への要求が保留さ
れている場合に、プロセッサ10がプロセッサ11へのアク
セス要求をなした場合等に生ずる。デッドロックを防止
するために、要求者がバスストア群から“撤退する”こ
とが許可されている。“撤退”という語は、ソースポー
ト回路18が、デスティネーションポート回路18へのアク
セスが承諾される以前に、それ自体の要求信号を取下げ
ることが許可されていることを示している。撤退は、時
間切れ機構によって実現される。ソースポート回路18
は、それ自体の承諾タイマを、当該ポート回路18がアク
セス要求をなした時点でスタートさせ、当該タイマが時
間切れになる前に当該アクセス要求が承諾されなかった
場合には、当該ポート回路18は、それ自体の要求を取下
げ、次の入力側保留中アクセス要求を受容（承諾）する
（それによって、デスティネーションポート回路18とな
る）。

プロセッサ10−12間のデータ接続は、デスティネーショ
ンポート回路18によってのみ実現される。デスティネー
ションポート回路のシーケンサ400は、調停回路205が、
回線設定信号ライン464をアサートすることによって接
続をなすことを許可する。ＩＤシーケンスバス410上に
当該デスティネーションポート回路自体のＩＤが表われ
ると、デスティネーションポート回路18は、アクセスが
承諾されているソースポート回路18のＩＤをＸサーチバ
ス413上に出力し、クロスバー装置19の制御22に対し
て、Ｘストローブ信号は、回線設定ライン464がアサー
トされている間に、ＩＤシーケンスバス410上のＩＤが
マイＩＤバス450上のＩＤと一致する毎に出力される。

Ｘストローブバス414の各ストローブパルスに応答し
て、クロスバー装置19は、Ｘサーチバス413からソース
ＩＤ、ＩＤシーケンスバス410からデスティネーション
ＩＤをそれぞれ読み込み、これらのＩＤによって識別さ
れた２プロセッサ間のデータ接続を設定する。

データ接続は、デスティネーションポート回路18によっ
てのみ終結される。接続は、ソース側の要求信号の要求
バス415からの取下げ、あるいは、他の要求が保留され
ている場合に当該デスティネーションポート回路18内の
伝送タイマの時間切れ、に応じて終結される。

ソース側の関与なく（すなわち、伝送タイマの時間切れ
によって）接続が終結された場合には、ソース側には、
Ｘサーチバス413を介してこのことが通知される：デス
ティネーションクロックサイクル間にＸサーチバス上に
それ自体のＩＤが現れない場合には、ソースポート回路
は、デスティネーションポート回路18が接続を終結した
ことを認識する。

終結された接続は、クロスバー装置19によって即時切断
（すなわち、物理的に終結）される訳ではない。当該装
置は、以前に設定された接続を当該旧接続に係るプロセ
ッサ10−12の一方への新たな接続をなすために起動され
るまで、保持している。

プロセッサ10−12にデータ送出及びデータ受信に係る等
しい機会を与えるために、デスティネーションポート回
路18のアービタ205は、入力側及び出力側要求（すなわ
ち、アクセス承諾及びアクセス要求）をインタリーブす
る。要求取下げライン464がアサートされることによっ
て、シーケンサ400に対して、キューの形式にまとめら
れてきている入力側アクセス要求間の断続が知らされ
る。この時点で、シーケンサ400が出力側アクセス要求
を検出すると、シーケンサ400は、回線設定ライン462を
無効にし、要求及びプライオリティ生成回路403を通じ
て、出力側アクセス要求を実行する。複数要求保留ライ
ン465を無効にすることが、シーケンサ400に対して、サ
ービスを提供されてきたもの以外の要求が保留されてい
ないことを知らせるために行なわれる。他の要求が保留
されていない場合には、現在、装置19を通じて設定され
ている通信回線が、通常保持されることになる。なぜな
ら、参照の局所性の原理により、次に希望される通信経
路は、現在と同一のプロセッサへのものでありうるから
である。

上述の具体例への種々の変更及び修正は当業者に対して
は明らかであることに留意されたい。変更及び修正は、
本発明の精神及びその範疇を逸脱することなく、かつ、
本発明に付随する利点を縮小することなく、なされう
る。それゆえ、この種の変更及び修正は、本発明によっ
て覆い尽くされることを主張する。

【図面の簡単な説明】

第１図は、本発明の具体例を有するマルチプロセッサの
ブロック図、 第２図は、第１図のマルチプロセッサにおける、ソース
及びデスティネーションプロセッサ間の相互作用を示し
た機能図、 第３図は、第１図のマルチプロセッサにおけるポート回
路のブロック図、 第４図は、第３図のポート回路のコマンドインタプリタ
の状態図、 第５図は、第３図のポート回路のアービタのブロック
図、 第６図は、第５図のアービタのシーケンサの状態図、 第７図は、第６図の状態図に対する状態遷移ベクトルテ
ーブル、及び、 第８図は、第５図のアービタの調停回路の模式機能図で
ある。 尚、図面中でデスティとは、デスティネーションを意味
する。

Claims (19)

【特許請求の範囲】
1. 【請求項１】複数個のプロセッサと、 前記複数個のプロセッサを相互に接続している、ブロッ
   キングを起こさない通信媒体と、 前記複数個のプロセッサを相互に接続している、制御媒
   体と、 各プロセッサにおける、前記制御媒体を介して他のプロ
   セッサへのアクセス要求を当該他のプロセッサへ通信す
   る手段と、 各プロセッサにおける、前記制御媒体を介して他のプロ
   セッサより受信した、当該プロセッサへの抵触しつつあ
   るアクセス要求に応じて、抵触を解消し、当該プロセッ
   サへのアクセス要求を選択的に承諾する要求承諾手段
   と、 要求の承諾に応じて、要求側のプロセッサと承諾側のプ
   ロセッサとの間の、前記ブロッキングを起こさない通信
   媒体を介した接続を設定する接続設定手段とからなるこ
   とを特徴とするマルチプロセッサシステム。
2. 【請求項２】前記接続設定手段が、すべてのプロセッサ
   の要求承諾手段に応じる、単一の、集中化された装置で
   あることを特徴とする請求項１のマルチプロセッサシス
   テム。
3. 【請求項３】各プロセッサ内に、そのプロセッサの要求
   承諾手段による要求の承諾に応じて、前記制御媒体を介
   して、要求側のプロセッサへ当該承諾を通信する手段を
   さらに有することを特徴とする請求項２のマルチプロセ
   ッサシステム。
4. 【請求項４】前記要求承諾手段が、抵触しつつある要求
   の優先順位を決定し、当該要求をその優先順位に従って
   順次承諾する手段からなることを特徴とする請求項１の
   マルチプロセッサシステム。
5. 【請求項５】前記ブロッキングを起こさない通信媒体
   が、 クロスバー交換機と、 それぞれ相異なるプロセッサをこのクロスバー交換機に
   接続している、複数の光回線からなることを特徴とする
   請求項１のマルチプロセッサシステム。
6. 【請求項６】複数個のプロセッサと、 前記複数個のプロセッサを相互に接続している、ブロッ
   キングを起こさない通信媒体と、 それぞれ、プロセッサを前記通信媒体へ接続している、
   複数個の通信回線と、 前記複数個のプロセッサを相互に接続している、制御媒
   体と、 各プロセッサにおける、他のプロセッサの通信回線への
   アクセス要求を前記制御媒体を介して当該他のプロセッ
   サへ通信する要求通信手段と、 各プロセッサにおける、前記制御媒体を介して他のプロ
   セッサより受信した、当該プロセッサの通信回線への抵
   触しつつあるアクセス要求に応じて、抵触を解消し、当
   該プロセッサの通信回線へのアクセス要求を選択的に承
   諾する要求承諾手段と、 要求の承諾に応じて、要求側のプロセッサの通信回線と
   承諾側のプロセッサの通信回線との間の、前記ブロッキ
   ングを起こさない通信媒体を介した接続を設定する接続
   設定手段とからなることを特徴とするマルチプロセッサ
   システム。
7. 【請求項７】各プロセッサ内における、そのプロセッサ
   の要求承諾手段による要求の承諾に応じて、前記制御媒
   体を介して、要求側のプロセッサへ当該承諾を通信する
   手段と、 要求側のプロセッサ内における、通信されてきた承諾の
   受信に応じて、当該承諾が受信されてからの経過時間を
   測定し、所定の時間が経過した場合に、承諾側のプロセ
   ッサの要求承諾手段に、その承諾側のプロセッサの通信
   回線への、保留中のアクセス要求を承諾させる手段とを
   さらに有することを特徴とする請求項６のマルチプロセ
   ッサシステム。
8. 【請求項８】プロセッサの要求承諾手段が、当該プロセ
   ッサ以外のプロセッサのアクセス要求の承諾と、当該プ
   ロセッサのアクセス要求の承諾とを交互に行うことを特
   徴とする請求項６のマルチプロセッサシステム。
9. 【請求項９】プロセッサの要求承諾手段が、他のプロセ
   ッサによってなされた当該プロセッサの通信回線へのア
   クセス要求と、当該プロセッサによってなされた当該プ
   ロセッサの通信回線へのアクセス要求との抵触に応じ
   て、その抵触を解消し、それらのアクセス要求を選択的
   に承諾することを特徴とする請求項６のマルチプロセッ
   サシステム。
10. 【請求項１０】前記要求承諾手段が、前記アクセス要求
    を順次承諾することを特徴とする請求項９のマルチプロ
    セッサシステム。
11. 【請求項１１】プロセッサの要求承諾手段が、当該プロ
    セッサ以外のプロセッサのアクセス要求の承諾と、当該
    プロセッサのアクセス要求の承諾とを交互に行うことを
    特徴とする請求項１０のマルチプロセッサシステム。
12. 【請求項１２】各プロセッサにおける、要求承諾手段に
    よる要求の承諾に応じて、その要求が承諾されてからの
    経過時間を測定し、当該要求承諾手段に、所定の時間が
    経過した場合に別の要求を承諾させる手段をさらに有す
    ることを特徴とする請求項６のマルチプロセッサシステ
    ム。
13. 【請求項１３】プロセッサの要求通信手段が、当該プロ
    セッサの要求承諾手段による、当該プロセッサの要求の
    承諾に応じて、別のプロセッサへ、当該プロセッサによ
    る当該別のプロセッサの通信回線へのアクセス要求を通
    信することを特徴とする請求項９のマルチプロセッサシ
    ステム。
14. 【請求項１４】各プロセッサにおける、要求承諾手段に
    よる当該プロセッサの要求の承諾に応じて、その要求が
    承諾されてからの経過時間を測定し、所定の時間が経過
    したことを表示する第１手段をさらに有し、 前記要求通信手段が、さらに、前記第１手段に応じて、
    前記別のプロセッサへ、前記別のプロセッサの通信回線
    への、当該プロセッサによるアクセス要求の取下げを通
    信することを特徴とする請求項１３のマルチプロセッサ
    システム。
15. 【請求項１５】各プロセッサにおける、要求承諾手段に
    よる要求の承諾に応じて、その要求が承諾されてからの
    経過時間を測定し、所定の時間が経過したことを表示す
    る第２手段をさらに有し、 前記要求承諾手段が、さらに、前記第２手段に応じて、
    他の要求を承諾することを特徴とする請求項１４のマル
    チプロセッサシステム。
16. 【請求項１６】複数個のプロセッサと、 前記複数個のプロセッサを相互に接続している、ブロッ
    キングを起こさない通信媒体と、 各プロセッサに接続され、それぞれ相異なるＩＤを有す
    る複数個のポート回路と、 前記ポート回路を相互に接続している競合媒体と、 前記競合媒体上に前記複数個のポート回路のＩＤを循環
    して順次送出する伝送手段とからなるマルチプロセッサ
    システムにおいて、 各ポート回路が、 接続されているプロセッサの別のプロセッサへのアクセ
    ス要求に応じて、当該別のプロセッサのポート回路のＩ
    Ｄが前記伝送手段によって前記競合媒体上に送出されつ
    つある場合に、当該アクセス要求を前記競合媒体を介し
    て当該別のプロセッサへ伝送する第１手段と、 自己のポート回路のＩＤが前記伝送手段によって前記競
    合媒体上に送出された場合に、前記競合媒体上で伝送さ
    れた要求を記憶する第２手段と、 前記第２手段によって記憶された要求の優先順位付けを
    行う第３手段と、 接続されているプロセッサの、別のプロセッサからのア
    クセスに対する準備が整っている時点を決定する第４手
    段と、 前記第４手段による、接続されているプロセッサの、別
    のプロセッサからのアクセスに対する準備が整ってい
    る、という決定に応じて、自己のポート回路のＩＤが前
    記伝送手段によって前記競合媒体上で伝送される場合
    に、前記競合媒体上に、前記第２手段によって記憶され
    た、最高優先順位を有する保留中要求を有しているポー
    ト回路のＩＤを送出する第５手段とを有し、 前記ブロッキングを起こさない通信媒体が、前記第５手
    段による、前記競合媒体上でのポート回路のＩＤの伝送
    に応じて、前記第５手段および前記伝送手段によって、
    前記競合媒体上に同時にＩＤが送出されるポート回路に
    接続されたプロセッサ間の接続を設定することを特徴と
    するマルチプロセッサシステム。
17. 【請求項１７】前記第５手段による、前記競合媒体上で
    の自己のポート回路のＩＤの伝送に応じて、前記第４手
    段に、当該接続されているプロセッサによる他のプロセ
    ッサへのアクセス要求が承諾されていることを通知する
    第６手段をさらに有することを特徴とする請求項１６の
    マルチプロセッサシステム。
18. 【請求項１８】前記ブロッキングを起こさない通信媒体
    が、 クロスバー交換機と、 それぞれ相異なるプロセッサをこのクロスバー交換機に
    接続している、複数の光回線からなることを特徴とする
    請求項１６のマルチプロセッサシステム。
19. 【請求項１９】前記光回線がそれぞれ、さらに、接続さ
    れているプロセッサをそのプロセッサのポート回路へ接
    続することを特徴とする請求項１８のマルチプロセッサ
    システム。