JPH02100166A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、コンピュータ技術に関し、特に、マルチプロ
セッサシステムにおける通信のための相互接続及び当該
相互接続を通じてのプロセッサ間相互のアクセスの調停
に関する。

［従来技術の説明］ マルチプロセッサシステムにおいては、プロセッサ間相
互接続媒体の機能特性が、システム性能に著しい制約を
与えている。当該媒体に求められている特性は、高速ア
クセス調停、調停の公平性（すなわち、アクセス不能な
ユニットは存在しない）、接続の独立性（すなわち、あ
るユニット間の接続は、他のユニット間の接続を制限し
ない）、デッドロックの回避、プロセッサに対する送／
受信機会の均等、及びモジュラ−成長能力である。

ブロッキングを起こさない媒体−すなわち、プロセッサ
が処理（ハンドリング）可能な全ての相互接続が常時設
定されつる媒体−を用いることが望ましい。このような
媒体は、プロセッサ間に設定されうる相互接続の型及び
数を制限しないという点において最も有用かつ効率的で
ある。それゆえ、この種の媒体の利用は、あらゆる相互
接続配置の中で、プロセッサ間接続の設定を最も遅らせ
ている。また、当該媒体は、複数個の独立した接続が同
時に存在することを許すために、この種の媒体は、他の
媒体（例えば、バス）よりも高い通信帯域を実現するこ
とができ６る。さらに、ブロッキングを起こさない媒体
（例えば、クロスバ−交換器等）は、ソースとディステ
ィネーションとの間の直接接続を可能にし、よって、接
続の設定が、適切な経路設定を実現するために、読み取
られ、デコードされ、それに従った動作がなされなけれ
ばならない自己経路設定情報に依存するようなメツセー
ジあるいはパケット伝達配置におけるラテンシー（＋ａ
ｔｅｎｃｙ）の影響を受けない。

クロスバ−交換器等の、ブロッキングを起こさない媒体
は、理論的にあらゆるプロセッサ間の希望されている接
続全てを常時設定させうるちのであるため、当該媒体そ
れ自体のアクセス調停は必要ではない。この状況は、通
常のバス調停とは異なっている。単一バス調停において
は、バスは要求源であり、プロセッサ等のデスティネー
ションユニットが、アービタ（調停者）よって、利用可
能であると仮定される。逆に、ブロッキングを起こさな
い相互接続媒体の場合には、当該媒体が利用可能であ−
ると仮定されており、デスティネーションユニットある
いはデスティネーションユニットを当該媒体に接続して
いる回線が、要求源である。

プロセッサ等のデスティネーションユニットあるいはそ
の当該媒体への回線に対する競合は、当該ユニットもし
くは回線自体が、それに対する接続を望んでいる複数個
のユニットからの同時接続を処理できないために、発生
する。例えば、プロセッサは、通常、常時他の１つのプ
ロセッサに対してのみ通信接続されることが可能である
。よって、あるユニットあるいは回線への、複数のアク
セス要求の衝突を調停する必要が生ずる。

従来技術においては、多種類の調停配置が知られＣいる
。例えば、中央制御ユニットにおける集中化調停は、コ
ンピュータ及び電話システムにおけるクロスバ−交換器
に関して実現されてきている。集中化コントローラ調停
配置は、その意図された機能を実行するように適切に動
作するが、当該配置が常に望ましいとは限らない。なぜ
なら、そのシステムに固有の複雑さゆえに、当該コント
ローラ、当該相互接続媒体、及び相互接続されるユニ・
ノド、の間の数多くの相互接続が必要とされるからであ
る。また、当該集中化配置は、他の配置に比べ、より低
速に、かつより複雑になる傾向ヲ（ｉ−しており、通常
、システムのモジュラ−成長を許容しない。さらに、こ
の種の配置には信頼性の問題が存在する。なぜなら、当
該コントローラが故障すると全システムの動作が阻害さ
れるからである。このような故障に関する不寛容性は、
集中制御ユニットを複数配置することによって克服され
るが、非常に高価かつ複雑な提案である。

分散型調停配置の利用も既知である。当該配置において
は、中央コントローラは、アクセスを決定するために用
いられるのではなく、その代わりに、要求側ユニットの
相互作用が同時要求の場合のアクセスを決定する。この
種の分散配置はしばしば望ましいものとなる。なぜなら
、集中化コントローラ配置に係る、高支出、複雑さ、低
速性及び信頼性の問題が回避されており、システムのモ
ジュラ−成長が容易になっているからである。しかしな
がら、このような性質を何し、クロスバ−交換器等のブ
ロッキングを起こさない媒体に対して適応可能で、公正
な調停、すなわち、あるプロセッサアクセスの要求のみ
を受付けて他のプロセッサからのアクセス要求を完全に
無視する、ということのない調停を実現し、ボトルネッ
クを緩和してプロセッサ間のデッドロックの可能性を除
去するような効率的配置はいまだに利用可能ではない。

（発明の概要） 本発明は、従来技術における前述の、及びその他の問題
点の解決を指向したものである。本発明による、ブロッ
キングを起こさない、クロスバ−交換器等の通信媒体に
よって相互接続された複数個のプロセッサを有するマル
チプロセッサシステムは、さらに、各プロセッサが、他
のプロセッサから当該プロセッサ自体への入力アクセス
要求を独立に調停し、さらに具体的には、前記入力アク
セス要求の当該プロセッサ自体の出力アクセス要求に関
する調停をすることを可能にする、独自のプロセッサ間
アクセス競合配置を有している。当該配置は、以下に示
すような構造を有している。

競合通信媒体はプロセッサを相互に接続している。

各プロセッサは、他のプロセッサへのアクセス要求を、
前記競合媒体を通じて当該他のプロセッサへ通信する設
備を有している。各プロセッサは、さらに、前記競合媒
体を介しての他のプロセッサから受信した、当該プロセ
ッサに対する互いに抵触するアクセス要求に応答して、
抵触を解消し当該プロセッサへのアクセス要求を順次承
諾する設備も有している。当該配置は、さらに、アクセ
ス要求の承諾に応答して、そのアクセス要求が承諾され
た要求側プロセッサと承諾側プロセッサとの間に、ブロ
ッキングを起こさない媒体を介して、接続を設定する設
備を有している。

上述の特徴から明らかとなるように、システム内の競合
は、ブロッキングを起こさない媒体へのアクセスに対し
てではなく、個別のプロセッサに対してのものである。

よって共用媒体へのアクセス競合に係るボトルネック及
び遅延は除去されており、各プロセッサは、他のプロセ
ッサへのアクセスを妨げることなく、それ自体のベース
でアクセス要求を受入れることができる。前記個別競合
媒体は、ブロッキングを生じない媒体上のデータ転送と
独立かつ重畳してアクセス調停がなされることを可能に
する。さらに、各プロセッサは、それ自体に係る競合解
決回路を有していてシステムのモジュラ−成長を容易に
するのみならず、当該回路を当該プロセッサ自体へのア
クセス要求の抵触を解消するためにも用いる。よって、
各プロセッサは、当該プロセッサ自体がそれによってア
クセスされることを許可した、そのプロセッサの完全な
制御下にある（この機能を、ある独立した、あるいは共
用の装置に対して放棄することに反対している場合には
）。対称的に、プロセッサは、他のプロセッサによって
なされる別のプロセッサへのアクセス−及び、抵触して
いるアクセスの解消−に関しては、何ら制御を行なわな
い。よって、あるプロセッサのアクセスの調停は、当該
プロセッサがフリーになることによって直ちに開始され
うる。他の処理が終了するのを待つ必要はない。

このようにして、システムにおけるアクセス制御は個別
化及び単純化され、より多機能かつより高速化される。

具体的には、プロセッサへの調停プロセスは、プロセッ
サを通信媒体に接続している回線等の設備に対する調停
、という形態をとり、当該接続されたプロセッサによる
当該設備へのアクセス要求は、他のプロセッサによる当
該設備（及びそれを通して当該接続されたプロセッサ）
へのアクセス要求と共に調停される。入力側及び出力側
要求の調停は、それぞれ交互に実行され、あるプロセッ
サが他のプロセッサをアクセスすることと他のプロセッ
サからアクセスされることに対して等しい機会を与えて
いる。

当該配置は、各プロセッサにおける同時すなわち干渉し
つつあるアクセス要求全てを記録し、新たな要求を受容
してそれに応する以前に、当該要求全てに応することに
よって公平な調停を行う。

その結果、他のプロセッサに対するアクセスを行えない
プロセッサはない；むしろ、全てのプロセッサに等しい
アクセス機会が与えられる。当該配置は、さらに、プロ
セッサがそのアクセス要求を、当該要求が所定の時間間
隔の間に応答されない場合に取下げることを許可するこ
とによって、効果的にデッドロックを防止する。さらに
、プロセッサは、他のプロセッサとの間の通信が設定さ
れた後に当該他のプロセッサを独占することを許可され
ていない；プロセッサは、所定の時間が経過した後には
、設定された通信を遮断するよう強要される。

［実施例の説明］ 第１図は、交換器１５によって相互接続された、複数個
のプロセッサ１０．１１Ｓ１２よりなるマルチプロセッ
サシステムを示している。プロセッサ１０−１２は希望
するいずれのブセツサでもよいが、当該具体例において
は、ＡＴ＆Ｔ　３　Ｂ　２／６００コンピユータである
。各プロセッサ１Ｇ−１２は交換器１５に対して、デユ
ーブレックス光フアイバー回線１Ｂで接続されている。

各プロセッサ１０−１２内のインターフェース回路１７
では、当該プロセッサ及び交換器１５間を通過する信号
を光及び電気ドメイン間、及び、ビット直列及び並列フ
ォーマット間で交換し、特定のプロセッサ１０−１２に
よって内部で用いられ、理解されるプロトコルと回線１
Ｂを経由する光伝送に適したプロトコルとの間で信号翻
訳を行う。この種のインターフェース回路は、当該業者
間では公知であり、本明細書においては、その詳細は記
載されない。この種の回路例は、日立コーポレーション
の光波データカイセンＤＣ２４９１と共に用いられる。

ＡＴ＆Ｔ社製３Ｂ４０００コンピュータのＸＢ１回路で
ある。

交換器１５は、各回線１６毎に、すなわち、各プロセッ
サ１０−１２毎に１つずつ、ポート回路１８を有してい
る。この回路については、以下、さらに詳細に述べる。

交換器１５は、さらに、ブロッキングを起こさないクロ
スバ−交換装置１９及びそれに付随した制御部２２を有
している。交換装置１９は、ポート回路１８間の競合通
信接続に対して、プロセッサ１０−１２間のデータ通信
接続を形成している。クロスバ−交換装置１９及び制御
部２２は、具体的には、ＡＴ＆Ｔ社製の５ＰＥＣＬクロ
スバ−交換器である。交換器１５は、さらに、競合バス
１４の１つに全てのポート回路１８の１．　Ｄ、を循環
的に生成する機能を持つ共用回路２１を有している。回
路２Ｉは、具体的には、従来技術に係る、クロック駆動
リセッタブルカウンタ回路である。

各ポート回路１８は、データリンク２０によって、クロ
スバ−交換装置１８に接続されている。ポート回路１８
は、競合バス１４によって互いに接続されている。バス
１４は、ポート回路１８間の競合通信接続をなしている
。

交換器１５の目的は、プロセッサ１０−１２間の通信経
路を設定することである。通信経路は、あるプロセッサ
ｔｏ−１２を交換装置■９に接続している回線１Ｂ、　
２０、第２のプロセッサ１Ｇ−１２を交換装置１９に接
続している回線１Ｂ、び２０、及び、当該２つのプロセ
ッサ１０−１２の回線間の、交換装置１９を介しての接
続よりなる。交換装置１９はブロッキングを起こさない
（ノンブロッキング）装置であり、常時あらゆる通信経
路の設定をサポートしている。しかしながら、回線１Ｂ
及び２０は、同時に唯一つの通信経路をサポートするの
みである。よって、プロセッサ１０−１２から回線１Ｂ
、２０のアクセス試行、すなわちアクセス要求の抵触は
、調停プロセスを通じて解消されなければならない。こ
のために、各々の回線１６．２０はポート回路１８を有
している。ポート回路１８は、当該回路１８に接続され
ている回線への、当該回線に接続されているプロセッサ
及び他のプロセッサからのアクセス要求の抵触を調停す
る。調停される要求は、当該接続されているプロセッサ
による他のプロセッサに対するアクセス要求及び、他の
プロセッサによる当該接続されているプロセッサへのア
クセス要求と見なしうる。

第２図は、第１図のシステムにおける２つのプロセッサ
間の通信を設定する手続きを示している。

ソースプロセッサ（具体的にはプロセッサ１０）が他の
プロセッサーデスティネーションプロセッサーとの通信
を希望する場合には、ステップ２５０において、当該ソ
ースプロセッサのインターフニス回路１７が、当該ソー
スプロセッサに関連しているポート回路１８に対して、
コネクタコマンド及びデスティネーションプロセッサの
Ｉ、Ｄ、を送出する。その後、回路■７は、ステップ２
５１において、当該２プロセッサ間にトランザクション
チャネルを設定するために、回線１６を通じて連続回線
同期メツセージの送出を開始する。

コネクタコマンドに応答して、ソースプロセッサ１０の
ポート回路１８は、ステップ２５２において、デスティ
ネーションプロセッサ１２のポート回路１８に対してデ
スティネーションプロセッサ１２に対する要求を競合バ
ス１４を通じて出力する。その後、アクセス調停が以下
に詳述される方法で実行される。ソースプロセッサ１０
からプロセッサ１２へのアクセスが承諾された場合には
、デスティネーション回路１８は、ステップ２５３にお
いて、プロセッサ１０の回路１８に通知する。当該受信
された情報は、プロセッサ１０のポート回路１Ｂによっ
てその内部で用いられるが、ソースプロセッサ１０に対
しては伝達されない。デスティネーションプロセッサ１
２のポート回路１８は、さらに、ステップ２５４におい
て、交換装置１９に対して、プロセッサ１Ｏ１１２間の
希望するデータ接続を以下に詳細に議論される方法で設
定させる。

データ接続が設定されると、ステップ２５５において、
ソースプロセッサＩＯのインターフェース回路１７によ
って生成された回線同期メツセージが当該接続によって
、デスティネーションプロセッサ１２のインターフェー
ス回路に到達する。プロセッサ１２の回路１７は、ステ
ップ２５６において、当該２プロセッサ間の処理チャネ
ルの設定を完成させるために当該接続を通じてプロセッ
サＩＯの回路１７に対して回線同期メツセージを返送す
ることによって応答する。プロセッサ１２の回路１７は
、データがプロセッサ１０からプロセッサ１２に到達し
始めるまで、ステップ２５６において同期メツセージを
送出し続ける。

プロセッサ１０の回路１７は、ステップ２５７において
、回線同期メツセージの受信に対して、当該２プロセッ
サｌ０１１２間のデータ伝達を設定するために必要な情
報をプロセッサ１２に対して送出することによって応答
する。ステップ２５７においてデータ伝達が設定された
後に、ステップ２５８において当該伝達が実行される。

ステップ２５８における伝達が完了すると、プロセッサ
１０は、ステップ２５９において、場合に応じて、別の
伝達を設定するために必要な情報をプロセッサ■２に送
出し、当該別の伝達は、ステップ２６０において実行さ
れる。ステップ２５９−２６０は複数回実行されうる。

ステップ２６０における、プロセッサ１０．１２間での
最終データ伝達が完了すると、ソースプロセッサ１０の
インターフェース回路１７は、ステップ２８１において
、当該２プロセッサ間で設定されている処理チャネルを
閉じるためにデスティネーションプロセッサ１２の回路
１７に対してメツセージを送出する。プロセッサ１０の
回路１７は、さらに、ステップ２６２において、当該プ
ロセッサに関連するポート回路１８に対して、回線リリ
ースコマンドを送出する。

リリースコマンドに応答して、ソースプロセッサ１０の
ポート回路１８は、プロセッサ１２のポート回路１８に
、当該２プロセッサ間の接続が終結されることを通知す
るために、デスティネーションプロセッサ１２に対する
要求を取下げる。

前記要求の取下げに応答して、デスティネーションプロ
セッサ１２のポート回路１８は、保留状態にある要求を
充足させるために新たな接続を生成するが、あるいは、
保留状態にある要求が存在しない場合には、当該旧接続
をそのままの状態にしておく。さらに、デスティネーシ
ョンプロセッサ１２のポート回路１Ｂは、ソースプロセ
ッサ１０に対するアクセス承諾通知を無効にする。

第３図は、ポート回路１８の具体例をより詳細に示して
いる。回線２０は、互いに反対方向の通信を伝達する２
本のり−ド２１０．２１１よりなる電気直列回線である
。同様にに、光直列ライン１６は、互いに反対方向の通
信を伝達する２本の光ファイバー２２０．２２１よりな
る。ポート回路１８は、リード２１０．２１１を、それ
ぞれ光レシーバ２００及び光トランスミッタ２０１を通
じて、ファイバー２２０．２２１に接続している。トラ
ンスミッタ２０１及びレシーバ２００は、単に、光及び
電気ドメイン間での信号変換を行なうのみである。この
種のデバイスは、当業者間においては公知である。例え
ば、これらは、日立コーポレーション製のＤＣ２４９１
光波データ回線である。

回線２０のリード２１０には、コマンドインターフエー
ス回路２０２が接続されている。回路２０２は、リード
２１０上を通過する信号をモニタしている。

当該回路は、関連しているプロセッサのインターフェー
ス回路Ｉ７によってポート回路１８へ送出されつつある
コマンドを、関連プロセッサｔｏ−１２から別のプロセ
ッサへ送出されつつあるデータから弁別し、これらのコ
マンドを復活し、シリアルマニアルフォーマットからパ
ラレルフォーマットへ変換し、コマンドインタプリタ回
路２０４へ伝達する。

具体的には、回路２０２は、アドバンスト・マイクロデ
バイス（＾ｄｖａｎｃｅｄ　Ｍｉｃｒｏ−Ｄｅｖｉｃｅ
ｓ）　Ｉｎｃ　、社製のＡＭ７９６９である。

コマンドインタプリタ２０４は、プロトコルハンドラで
ある。当該インタプリタは関連しているプロセッサｔｏ
−１２のインターフェース回路１７からコマンドインタ
ーフェース２０２を通じてコマンドを受信し、当該受信
されたコマンドを、ポート回路１８のアービタ２０５に
転送する。当該インタプリタ２０４は、第４図の状態図
によって規定されるステートマシンであることが望まし
い。この種のステートマシンのデザインは、当業者間で
は公知である。

第４図に示されているように、“リセッｌ−”　コマン
ドを受信すると（すなわち、システムの初期化が開始さ
れると）、コマンドインタプリタ２０４は、当該時点に
おける状態からリセット状態３０口に移行させられる。

状態３００においては、コマンドインタプリタ２０４は
、当該インタプリタをアービタ２０５に接続している。

ＣＩ（コマンドインタプリタ）リセットライン４３０（
第５図参照）に対してパルスを出力−時々刻々アサート
−する。その後、コマンドインタプリタは、アイドル状
態３０１に入る。アイドル状態３０１においては、コマ
ンドインタプリタ２０４をアビータ２０５に接続してい
る全ての信号回線が無効にされている。

コマンドインタプリタ２０４が、アイドリング状態３０
１にある場合に、インタフェース回路１７からの“コネ
クト”コマンドを受信すると、当該インタプリタは、コ
ネクタ状態３０２に入ることによって応答する。“コネ
クト”コマンドは、ソースプロセッサ１０−１２が接続
されることを欲しているデスティネーションプロ・セッ
サ１０−１２を識別するデスティネーションＩＤを伴っ
ている。コネクタ状態３０２においては、コマンドイン
タプリタ２０４は、アービタ２０５へ続＜Ｃ１要求ライ
ン４３１（第５図参照）をアサートし、ＣＩデスティネ
ーションライン４３３を通じて当該デスティネーション
ＩＤを送出する。

コマンドインタプリタ２０４がアイドル状Ｂ５０１にる
場合に、“プライオリティコネクト（優先接続）“コマ
ンドを受信すると、当該インタプリタはプライオリティ
コネクト状態３０３に入ることによって応答する。“プ
ライオリティコネクト０コマンドは、デスティージョン
ＩＤ及び、当該“コネクト”コマンドが高い優先順位を
有していることを示すフラグ、を伴なった“コネクト“
コマンドである。プライオリティコネクト状態３０３に
おいては、コマンドインタプリタ２０４は、ＣＩ要求ラ
イン４３１をアサートし、ＣＩデスティネーションライ
ン４３３にデスティネーションＩＤを出力し、さらに、
アービタ２０５へ続＜Ｃｌプライオリティライン４３２
（第５図参照）をアサートする。　コマンドインタプリ
タ２０４が、コネクト状態及びプライオリティコネクト
状態３０３のいずれかにある場合に、インターフェース
回路１７から“リリース”コマンド“受信すると、リリ
ース状態３０４に入り、信号ライン４３１−４３３を無
効にすることによって応答する。その後、コマンドイン
タプリタ２０４は、再びアイドル状ａａｏｔに入る。

以上の第４図に関する議論よりわかるように、ポート回
路１８とインターフェース回路１７との間の通信は、ソ
ースプロセッサ１０−１２においてのみ必要とされてお
り、デスティネーションプロセッサ１０−１２において
は必要とはされない。

第３図に戻ってアービタ２０５は、第１図のシステム内
でアクセス要求の抵触の解消及び抵触が解消された後の
交換装置１９を通しての要求された通信経路の設定及び
遮断を担っている。アービタ２０５の具体例は、競合バ
ス１４を形成している個別のバス４１０−４１５と共に
、第４図に示されている。

まず、バス１４を考察するとＩＤシーケンスバス４１０
は、ポート回路１８のｒＤを、順次循環して示している
。ＩＤは、共用回路２１によって生成され、バス４１０
を通じて送出される（第１図参照）。バス４１０上に現
れるＩＤは、どのデスティネーションポート回路１Ｂが
現時点で、バス１４によってサービスされているかを示
している。

要求バス４１５は、各々異なったポート回路１８に接続
されている複数のリードよりなる。ソースポート回路１
８は、ＩＤシーケンスバス４１０上に希望するデスティ
ネーションポート回路１８のＩＤを検出し、ＢＳＧバス
４１２がアサートされていないことを見出した場合に、
関連している要求バス４１５のリードをアサ−とする。

プライオリティバス４１１は、ソースポート回路１８が
、要求バス４１５のリードをアサートすると同時に、他
のソースポート回路１８に、当該ソースポート回路１８
のアクセス要求が優先要求であることを知らせるために
アサートする単一リードバスである。

Ｘサーチバスバス４１３は、デスティネーションポート
回路１８へのアクセスが保障されたソースポート回路１
８のＩＤを伝達する。デスティネーションポート回路１
８は、ＩＤシーケンスバス４１０上に当該回路自体のＩ
Ｄを検出した場合に、選択されたソースポート回路１８
のＩＤを生成する。ソースポート回路１８は、当該回路
の要求が保障された時点を決定するために、Ｘサーチバ
ス４１３をモニターして当該回のＩＤを待ち受ける。

Ｘストローブバス４１４は、デスティネーションポート
回路１８によって、当該ポート回路がＸサーチバス４１
３上に生成した信号レベルが落ち着いた場合に、パルス
出力がなされる単一リードバスである。

クロスバ−交換装置１９の制御部１９は、ＩＤシーケン
スバス４１ｆｌ　ＳＸサーチバス４１３、及びＸストロ
ーブバス４１４に接続されている。制御部２２は、Ｘス
トローブバス４１４上のパルスに応答して、交換装置１
９に、ＩＤシーケンスバス４１０上のＩＤによって識別
されたポート回路１８の回線２０をＸサーチバス４１３
上のＩＤによって識別されたポート回路１８の回線２０
に接続させ、それによってソース及びデスティネーショ
ンポート間のデータ接続を設定する。

ＢＳＧバス４１２は、アクセスを同時に要求した複数の
りクエスタ−（すなわち、アクセス要求側ソースポート
回路１Ｂ）のうちの最終りクエスターに対するアクセス
を承諾した場合に、デスティネーションポート回路１８
がアサートする単一リードバスである。ソースポート回
路１８は、ＢＳＧバス４１２がアサートされている場合
には、当該回路に係る要求バス４１５内のリードをアサ
ートしない。

その結果、当該デスティネーションポート回路１８によ
って、当該ポート回路へのそれ以降のアクセス要求が応
答される以前に、当該ポート回路への同時アクセス要求
（″バスストアグループ＃）全てが応答される。よって
、全ての要求側ポート回路１８に対して、デスティネー
ションポート１８への“公正な”アクセスがなされ、デ
スティネーションポート１８へのアクセスが″不能な′
ポートは存在しない。

アービタ２０５は、クロック生成回路４０２、タイマ回
路４０１、シーケンサ４００、複数個の組合わせ論理回
路４０３−４０５　、及びＩＤ回路４０６を有している
。ＩＤ回路４０６は、当該アービタ２０５がその一部を
なしているポート回路１８に対して割当てられたＩＤを
ストアしている。具体的には、ＩＤ回路４０６、当該ポ
ート回路１８のＩＤがそれ、によってマニュアルでセッ
トされるような、複数個のトグルスイッチよりなる。Ｉ
Ｄ回路４０Ｂは、ポート回路１８のＩＤを連続してマイ
ＩＤバス４５０上に生成する。

ＩＤシーケンスバス４１０は、クロック生成回路４０２
に接続されており、マイＩＤバス４５０及ヒＣＩデステ
イネーシヨンバス４３３も同様である。クロック生成回
路４０２は、バス４１０．４３３．４５０を介して受信
した入力を以下の方法で組合せる。ＩＤシーケンスバス
４１０上のＩＤがマイＩＤバス４５０上のＩＤと等しい
場合には、回路４０２は、マイクロツク信号ライン４５
１をアサートする。ＩＤシ−ケンスバス４１０上のＩＤ
がマイＩＤバス４５０上のＩＤより１だけ小さい場合に
は、回路４０２は、マイクロツク−１信号ライン４５２
をアサートする。

ＩＤシーケンスバス４１０上のＩＤがコマンドインブリ
タ２０４によってＣＩデスティネーシクンバス４３３上
に生成されたＩＤと等しい場合には、クロック回路４０
２は、デスティネーションクロック信号ライン４５３を
アサートする。及び、ＩＤシーケンスバス４１０上のＩ
ＤがＣＩデスティネーションバス４３３上のＩＤより１
だけ小さい場合には、クロック回路４０２はデスティネ
ーションクロック−１信号ライン４５４をアサートする
。さらに、回路４０２は、従来通りのクロック信号を、
ロングクロック信号ライン４５５上に生成する。

ロングクロック信号ライン４５５は、タイマ回路４０１
に接続されている。タイマ回路４０１は、従来技術にか
かるタイマであり、以下の機能を有している。シーケン
サ４００がスタート承諾タイマ信号ライン４５６をアサ
ートすることによってインターバルがリセットされ、そ
の後、当該タイマは、ロングクロックライン４５５上の
パルスのカウントを開始し、スタート承諾タイマライン
４５Ｂが無効にサレる、もしくは所定のカウントに到達
するまでカウントを行なう。

所定のカウントに到達したことは、ポート回路１８が、
当該目的に対して割当てられた所定の時間内に、それ自
体のアクセス要求に対する承諾を受信しなかったことを
意味する。所定のカウントに到達した場合には、インタ
ーバルカウントがシーケンサ４００へと続く承諾時間切
れ信号ライン４５８をアサートし、スタート承諾タイマ
ライン４５６が無効にされるまで、ライン４５８がアサ
ートされたことにに応答して、ポート回路１８は、それ
自体の出力側要求をキャンセルし、すなわち取り下げ、
その代わりに、それ自体へのアクセス要求、すなわち人
力要求が保留されている場合には、それを承諾すること
によって、あらゆる可能なデッドロックの発生は防止さ
れている。

シーケンサ４００が伝送開始タイマ信号ライン４５７を
アサートすることによって、インターバルタイマかリセ
ットされ、当該インターバルカウンタがロングクロック
ライン４５５上のパルスの計数を開始し、伝送開始タイ
マライン４５７が無効にされる、あるいは所定のカウン
トに到達するまでカウントが継続される。当該所定のカ
ウントに到達することは、当該接続されたプロセッサが
現時点で関与している、別のプロセッサとの通信セツシ
ョンが割当てられた時間間隔に既に継続されており、新
たな通信セツションの実現を可能とするために、前記側
のプロセッサとの通信セツションを遮断するべき時刻で
あることを示している。当該所定のカウントに到達した
場合には１、前記インターバルカウンタがシーケンサ４
００へと続く伝送時間切れ信号ライン４５９をアサート
し、伝送開始タイマライン４５７が無効にされるまでラ
イン４５９をアサートされた状態に保持し続ける。

シーケンサ４００は、第６図の状態図（ステートダイア
グラム）によって規定されるステートマシンである。第
６図の状態及びトランジションベクトルは第７図に示さ
れた表によって規定されている。シーケンサ４００は、
コマンドインタプリタ２０４がＣＩリセットライン４３
０をアサートすることによって状態１３００−６０４の
いずれからでもアイドリング状態６００に入る。アイド
リング状態６００においては、シーケンサ４００は、全
ての出力信号ライン４５Ｂ　、４５７．４６０．４Ｂ２
を無効にされた状態で保持する。

アイドル状態６００においては、コマンドインタプリタ
２０４が、ＣＩ要求ライン４３１をアサートすることが
、シーケンサ４００に、要求イネーブル信号ライン４６
０及びスタート承諾タイマライン４５６をアサートさせ
、他の出力回線を無効にさせる。

その後、シーケンサ４００は、承諾待ち状態８０１に入
る。

アイドル状態６００においては、入力側要求ライン４６
１をアサートすることが、シーケンサ４００に回線設定
信号ライン４６２及び伝送開始タイマライン４５７をア
サートさせ、他の出力回線を無効にさせる。その後、シ
ーケンサ４００は、被接続デスティネーション状態６０
４に入る。

承諾待ち状態６０１においては、ＣＩ要求ライン４３１
がアサートされているで承諾済信号ライン４６３がアサ
ートされると、シーケンサ４００は、要求イネーブルラ
イン４６０及び伝送開始タイマライン４５７をアサート
し、他の出力回線を無効にする。

その後、シーケンサ４００は、被接続ソース状態６０３
に入る。

承諾待ち状態６０１において、ＣＩ要求ライン４３１が
アサートされた状態で被承諾ライン４６３及び承諾時間
切れ回線４５８の双方を無効にすると、シーケンサ４０
０は、要求イネーブルライン４６０をアサートし、他の
出力回線を無効にする。その後、シーケンサ４００は、
承諾待ち状態６０１に留まる。

承諾待ち状態において、ＣＩ要求ライン４３１がアサー
トされ、かつ、入力側要求ライン４８１及び被承諾ライ
ン４６３が無効にされている状態で、承諾時間切れライ
ン４５８がアサートされると、シーケンサ４００は、要
求イネーブルライン４６０及びスタート承諾タイマライ
ン４５８をアサートし、他の出力回線を無効にする。そ
の後、シーケンサ４００は、承諾待ち状態６０１に留る
。

承諾待ち状態６０１において、被承諾ライン４６３が無
効にされた状態でＣＩ要求ライン４３１、入力側ライン
４６１１及び、承諾時間切れライン４５８がアサートさ
れると、シーケンサ４００は、回線設定ライン４６２及
び伝送開始タイマライン４５７をアサートし、他の出力
回線を無効にする。その後、シーケンサ４００は、被接
続デスティネーシ〕ン状態６０４に入る。

承諾待ち状態６０１において、ＣＩ要求ライン４３Ｉが
無効にされた状態で入力側要求ライン４６１がアサート
されると、シーケンサ４００は回線設定ライン４８２及
び伝送開始タイマライン４５７をアサートし、他の出力
回線を無効にする。その後、シーケンサ４００は、非接
続デスティネーション状態６０４に入る。

承諾待ち状態６０１において、ＣＩ要求ライン４３ノ及
び入力側要求ライン４６１が無効にされると、シーケン
サ４００は、全ての出力回線を無効にし、アイドル状態
６００に入る。

承諾待ち状態６０１において、ＣＩ要求ライン４３１及
びループアラウンド信号ライン４６４がアサートされる
と、シーケンサ４００は、要求イネーブルライン４６０
、回線設定ライン４６２及び伝送開始タイマライン４５
７をアサートし、他の出力回線を無効にする。その後、
シーケンサ４００は、ループアラウンド状態００２に入
る。

被接続ソース状態６０３において、入力要求ライン４８
１が無効にされた状態でさらにＣＩ要求ライン４３１あ
るいは承諾済ライン４６３のいずれかが無効にされると
、シーケンサ４００は、全ての出力回線を無効にしてア
イドル状ｆｉａｏｏに戻る。

被接続ソース状態６０３において、伝送時間切れライン
４５９が無効にされた状態でＣＩ要求ライン４３１１及
び承諾済ライン４６３がアサートされると、シーケンサ
４０口は、要求イネーブルライン４８０をアサートし、
他の出力回線を無効にする。その後シーケンサ４００は
被接続ソース状態６０３に留る。

被接続ソース状態８０３において、入力側要求ライン４
８１が無効にされた状態でＣＩ要求ライン４３１１承諾
済ライン４６３、及び伝送時間切れライン４５９がアサ
ートされると、シーケンサ４０口は、要求イネーブルラ
イン４６０及び伝送開始タイマライン４５７をアサート
し、他の出力回線を無効にする。

その後、シーケンサ４０（ｌは、被接続ソース状態８０
３に留る。

被接続ソース状態６０３において、承諾済みライン４６
３が無効にされた状態で入力要求ライン４６１がアサー
トされると、シーケンサ４００は回線設定ライン４６２
及び伝送開始タイマライン４５９をアサートし、他の出
力回線を無効にする。その後、シーケンサ４００は、被
接続デスティネーション状態６０４に入る。

被接続デスティネーション状態６０３において、ＣＩ要
求ライン４３１が無効にされた状態で入力端要求ライン
４６１がアサートされると、シーケンサ４００は、回線
設定ライン４６２及び伝送開始タイマライン４５７をア
サートし、他の出力回線を無効にする。その後、シーケ
ンサ４００は、披接続デステイネ−ジョン状態６０４に
入る。

被接続デスティネーション状態６０４において、要求取
下げライン４６４がアサートされる、あるいは要求取下
げライン４６４が無効にされた状態で複数要求保留信号
ライン４６５及び伝送時間切れライン４５９がアサート
される；あるいは要求取下げライン４６４が無効にされ
た状態でＣＩ要求ライン４３１及び伝送時間切れライン
４５９がアサートされると、シーケンサ４００は、全て
の出力回線を無効にｌ、てアイドル状態６００に入る。

被接続デスティネーション状態６０４において、要求取
下げライン４６４及び伝送時間切れライン４５９の双方
が無効にされると、シーケンサ４００は、回線設定ライ
ン４６２をアサートして他の出力回線を無効にする。そ
の後、シーケンサ４００は、被接続デスティネーション
状態６０４に留る。

被接続デスティネーション状態６０４において、ＣＩ要
求ライン４３１、要求取下げライン４６４、及び、複数
要求保留ライン４６５が無効にされた状態で伝送時間切
れライン４５９がアサートされると、シーケンサ４００
は、回線設定ライン４６２及び伝送開始タイマライン４
５７をアサートシ、他の出力回線を無効にする。その後
シーケンサ４００は、被接続デスティネーション状態６
０４に留る。

ループアラウンド状態６０２において、伝送時間切れラ
イン４５９が無効にされた状態でＣＩ要求ライン４３１
がアサートされると、シーケンサ４００は、要求イネー
ブルライン４６０及び回線設定ライン４６２をアサート
して、他の出力回線を無効にする。

その後、シーケンサ４００は、ループアラウンド状態６
０２に留まる。

ループアラウンド状態６０２において、複数要求保留ラ
イン４６５が無効にされた状態でＣＩ要求ライン４３１
及び伝送時間切れライン４５９がアサートされると、シ
ーケンサ４００は、要求イネーブルライン４６０、回線
設定ライン４６２、及び、伝送開始タイマライン４５７
をアサートして、他の出力回線を無効にする。その後、
シーケンサ４００は、ループアランド状態６０２に留ま
る。

ループアラウンド状態６０２においてＣＩ要求ライン４
３１が無効にされる、あるいは、ＣＩ要求ライン４３１
、複数要求保留ライン４６５、及び、伝送時間切れライ
ン４５９がアサートされると、シーケンサ４００は、全
ての出力回線４５Ｂ　、４５７．４６０　。

４８２を無効にして、アイドル状態に入る。

第５図に係る考察に戻って、要求及びプライオリティ回
路４０３は、当該ポート回路１８専用の要求バス４１５
のリードに接続されている。回路４０３は、さらに、単
一リードＢＳＧバス４１２及びプライオリティバス４１
１に接続されている。回路４０３は、要求イネーブルラ
イン４６０、デスティネーションクロックライン４５３
及びＣＩプライオリティライン４３２かアサートされて
おり、かっ、その直前の、デスティネーションクロック
ライン４５３がアサートされていた間にＢＳＧバス４１
２がアサ−１・されなかった場合に、前記要求リード及
びプライオリティバス４１１をアサートする。回路４０
３は、さらに、要求イネーブルライン４６０及びデステ
ィネーションクロックライン４５３がアサートされてお
り、その直前のデスティネーションクロック−１ライン
４５４がアサートされていた間に、デスティネーション
ライン４５３及びＢＳＧバス４１２がアサートされなか
った場合に、前記要求リードをアサートする。言い換え
れば、回路４０３は、希望するデスティネーション回路
１８が、バスストア群を形成していない場合に、前記要
求バスをアサートする。

ソース側ポート回路１８が、要求バス１４中の要求リー
ドをアサートすることは、デスティネーションポート回
路１８が、当該時間間隔に検出する、複数個の可能な要
求のうちの１つを表わしている。

しかしながら、当該要求は、直前の要求者に対してなさ
れた“公正な″アクセスを強奪するものではない。なぜ
なら、前記要求−ドは、ＢＳＧバス４１２が直前のクロ
ック間隔内にデスティネーション側ポート回路１８によ
ってアサートされた場合には、アサートされないからで
ある。さらに、当該要求は、あらゆるプライオリティ　
（優先）要求に従うことになる。なぜなら、プライオリ
ティバス４１１が直前のクロック間隔内に、いずれかの
要求者によってアサートされた場合には、当該要求す−
ドはアサートされないからである。

回路４０３は、要求イネーブルライン４８０　、Ｃｉプ
ライオリティライン４３２、及び、デスティネーション
クロック−１ライン４５４がアサートされ、ＢＳＧバス
４１２がアサートされていない場合にプライオリティバ
ス４１１をアサートする。回路４０３は、要求イネーブ
ルライニア４０８が無効にされるまで、プライオリティ
バス４１１をアサートし続ける。

承諾検出回路４０４は、Ｘサーチバス４１．３に接続さ
れている。回路４０４は、Ｘサーチバス４１３上のＩＤ
が、ＩＤ回路４０６によってマイＩＤライン４５０上に
出力されたＩＤと一致し、デスティネーションクロック
ライン４５３がアサートされている場合に承諾済ライン
４８３をアサートする。バス４１３及びライン４５０上
のＩＤの一致は、当該ポート回路１８へのアクセスが承
諾されていることを示している。デスティネーションク
ロックライン４５３がアサートされることは、希望され
ているデスティネーションに係るＩＤが、ＩＤシーケン
スバス４１Ｏ上に現していることを示している。よって
、希望されているデスティネーションポート回路が要求
側ソースポート回路１８へのアクセスを承諾している場
合に、回路４０４は、承諾済ライン４６３をアサートす
る。

調停回路４０５は、当該回路が属しているポートに係る
回線１Ｇ、１８へのアクセス要求の抵触を解消する。第
８図には、回路４０５の詳細が示されている。

回路４０５は、要求バス４１５に接続されている要求レ
ジスタ８００を有している。要求レジスタ８００の動作
はマイクロツクライン４５１によって制御されている。

マイクロツクライン４５１がアサートされる（すなわち
、当該ポート回路］８のＩＤがＩＤシーケンスバス４１
０上に現れる）と、レジスタ８００はバス４１５のうち
の現在アサートされているリード全てを記録する。すな
わち、当該ポートの回線１６．２０に対する現在のアク
セス要求全てをランチしストアする。

検出回路８０２は、レジスタ１ｌｌ）Ｑの内容が表現さ
れる、当該レジスタ８００の出力に接続されている。

回路８０２は、従来技術に係る方法で、レジスタ８００
に２以上の要求がラッチされているか否かを検出する。

その場合には、回路８０２は、複数要求保留ライン４６
５をアサートする。

優先・エンコード回路８０３　も、同様に、レジスタ８
００の出力に接続されている。従来技術に係る方法で、
回路８０３はレジスタ８００によってラッチされた最高
優先順位の保留中要求を選択し、当該要求をエンコード
して要求側ソースポート回路１８のＩＤを発生する。

具体的には、回路１８の相対的優先順位は、それらのＩ
Ｄ数の、相対的なシーケンシャルな序列に基づいている
。具体的には１、優先・エンコード回路８０３は、要求
レジスタ８００における、アサートされた最重要要求ビ
ットを検出し、当該ビットの位置をバイナリ形式にエン
コードする。

ソースレジスタ８０４は、回路８０３の出力に接続され
ており、回路８０３によって生成されたＩＤをストアす
る。ソースレジスタ最優先要求者の変更があった場合、
すなわち、サービスを提供されてきたポート回路１８が
その要求を取下げた場合に生ずるような、回路８０３の
出力が変化する場合にラッチさせられる。

コンパレータ回路８０５は、レジスタ８０４の出力及び
マイＩＤライン４５０に接続されている。回路８０５は
、回路８０３によって生成されたＩＤをＩＤ回路４０６
によってストアされたＩＤと比較し、これら両者が一致
した場合にループアラウンドライン４６６をアサ−１・
する。この一致は、当該ポート回路１８が、試験を目的
として、当該回路自体に係る回線１６．２０に対するア
クセスを要求していることを示している。

さらに、回路８０３の出力には、デテクタ回路８０Ｂが
接続されている。回路８０６は、具体的には、ＯＲ回路
である。回路８０６は、当該ポート回路１８への少なく
とも１つのアクセス要求が保留されているか否が、すな
わち、回路８０３があるポート１８のＩＤを生成してい
るか否が、を検出する。ポート回路１８に対して、ゼロ
というＩＤは無効である；なぜなら、ゼロというＩＤは
、保留されている要求が無いことを示すからである。

マイクロツク−１ライン４５２は、ＡＮＤ回路８゜７の
入力に接続されている。複数要求保留ライン４６５は、
回路８０７の反転入力に接続されている。

回路８０７の出力は、ＢＳＧバス４１２に接続されてい
る。当該ポート回路１８に対する２以上の要求が保留中
であり１、かつ当該ポート回路１８が、競合バス１４に
よって次にサービスを提供されるものである場合には１
、回路８０７は、ＢＳＧバス４１２をアサートして他の
ポート回路Ｉ８に対して、保留中の要求全ては未だにサ
ービスを提供していないことを知らせる。これによって
、他のポート回路Ｉ８は、当該デスティネーションポー
ト回路１８に対する新たなアクセス要求をアサートしな
いことになる。

ソースレジスタ８０４の出力は、ゲート８０８を介して
サーチバス４１３に接続されている。ゲート８゜８の動
作は、ＡＮＤ回路８０９によって制御されており、ＡＮ
Ｄ回路８０９の入力は、回線設定ライン４６２及びマイ
クロツクライン４５１に接続されている。ライン４６２
が、シーケンサ４００がソースポート回路１８への回線
設定を指令したことを示し、ライン４５１が、当該ポー
ト回路１８が、現在、競合バス１４によってサービスを
提供されていることを示している場合に、回路８０９は
ゲート８０８が、ソースレジスタ８０４によってストア
されていたＩＤをＸサーチバス４１３へ出力することを
可能とする信号を生成する。回路８０９で生成された同
一信号は、遅延回路８１０を介してＸストローブバス４
１４に与えられる。

回線設定ライン４６２は、回路８０３の制御入力に接続
されている。ライン４６２を無効にすると、回路８０３
は、直前の最高優先ＩＤを無効にし、レジスタ８００に
よって示された最高優先ポート回路１８を選択し、当該
デスティネーション回路１８へのアクセスを要求する、
次の最高優先ＩＤをエンコードする。

ライン４６２を無効にすることは、通信接続を終結する
ために通常行なわれる方法ではない。通常は、ソースポ
ート回路１８が、接続の終結を知らせるために、要求バ
ス４１５から、当該ソースポート回路１８自体の要求を
取下げる。しかしながら、通信を遮断するためにライン
４６２を無効にすることは１．デスティネーションポー
ト回路１８が、伝送時間切れ、あるいは、デスティネー
ションプロセッサｔｏ−１２からの非常終結要求に反応
することを可能にする。

ソースレジスタ８０４及び要求レジスタ８００の出力も
、コンパレータ回路８１１に接続されている。

回路８１１は、ソースレジスタ８０４にストアされたＩ
Ｄが、要求レジスタ８００内のアサートされたビットに
対応するか否かを決定する。対応しない場合には、それ
は、現在当該ポート回路のライン１Ｂ、２０へのアクセ
スを有しいている要求側ポート回路１８が、既存のデー
タ接続を終結しつつあることを示すために、当該要求側
ポート回路１８自体の要求を取下げたことを意味する。

回路８１１は、シーケンサ４００に対して当該終結を通
知するために、要求取下げライン４６６をアサ−；・す
る。

各デスティネーションポート回路１８でのアクセス調停
は、自律的であること留意されたい。ポート回路のアー
ビタ２０５は、他のポート回路対に係る処理には、応対
しない。さらに、調停は、ラテンシーには関与しない；
直前のバスストア群において保留されてきた最終要求に
対してサービスが提供される間に、新たなバスストア群
形成並びに要求の優先順位決定がなされる。さらに、プ
ロセッサ間のデータ接続は、アービタ２０５を介さず、
“クセス承諾済”信号の到着を待たない、という点で直
接的かつ即時的である。

競合するソース間でのデスティネーションへの公正なア
クセスは、デスティネーションへの同時要求を、いわゆ
るバスストア群にまとめることにより承謁されている。

バスストア群内の全ての要求は、新たなバスストア群が
形成されてサービスが提供される以前に、サービス提供
がなされる。

バスストア群は、デスティネーションポート回路側の調
停回路２０５が、マイクロツク−１の時点でＢＳＧバス
４１２をアサート・することによって形成される。当該
デスティネーションポート回路１８へのアクセスを要求
している全てのポート回路１８は、それらのポート回路
にとっては、デスティネーションクロック−１であるそ
の時点で、ＢＳＧバス４１２を監視している。ＢＳＧバ
ス４１２がアサートされる以前に当該デスティネーショ
ンへの要求が保留となっている。ソースポート回路は。

当該ソース自体の要求をアサートし続ける。他のソース
ポート回路は、ＢＳＧバス４１２がアサートされていな
いデスティネーションクロック−１の時刻まで、それら
自体の要求をアサートするのを待たなければならない。

プロセッサｔｏ−１２間のデッドロックは、２つのプロ
セッサ１０−１２が互いに共立可能でない要求をなした
場合、すなわち、プロセッサ１１のプロセッサ１０への
要求が保留されている場合に、プロセッサ１０がプロセ
ッサＩＩへのアクセス要求をなした場合等に生ずる。デ
ッドロックを防止するために、要求者がバスストア群か
ら“撤退する”ことが許可されている。“撤退“という
語は、ソースポート回路工８が、デスティネーションポ
ート回路１８へのアクセスが承諾される以前に、それ自
体の要求信号を取下げることが許可されていることを示
している。撤退は、時間切れ機構によって実現される；
ソースポート囲路１Ｂは、それ自体の承諾タイマを、当
該ポート回路１Ｂがアクセス要求をなした時点でスター
トさせ、当該タイマが時間切れになる前に当該アクセス
要求が承諾されなかった場合には、当該ポート回路】８
は、それ自体の要求を取下げ、次の入力側保留中アクセ
ス要求を受容（承諾）する（それによって、デスティネ
ーションポート回路１８となる）。

プロセッサ１０−１２間のデータ接続は、デスティネー
ションポート回路１Ｂによってのみ実現される。

デスティネーションポート回路のシーケンサ４００は、
調停回路２０５が、回線設定信号ライン４６４をアサー
トすることによって接続をなすことを許可する。ＩＤシ
ーケンスバス４１０上に当該デスティネーションポート
回路自体のＩＤが表われると、デスティネーションポー
ト回路１８は、アクセスが承諾されているソースポート
回路１８のＩＤをＸサーチバス４１３上に出力し、クロ
スバ−装置１９の制御２２に対して、Ｘストローブ信号
は、回線設定信号ライン４６４がアサートされている間
に、ＩＤシーケンスバス４１０上のＩＤがマイＩＤバス
４５０上のＩＤと一致する毎に出力される。

Ｘストローブバス４１４の各ストローブパルスに応答し
て、クロスバ−装置１９は、Ｘサーチバス４１３からソ
ースＩＤ、ＩＤシーケンスバス４１０からデスティネー
ションＩＤをそれぞれ読み込み、これらのＩＤによって
識別された２プロセッサ間のデータ接続を設定する。

データ接続は、デスティネーションポート回路１８によ
ってのみ終結される。接続は、ソース側の要求信号の要
求バス４１５からの取下げ、あるいは、他の要求が保留
されている場合に当該デスティネーションポート回路１
８内の伝送タイマの時間切れ、に応じて終結される。

ソース側の関与なく　（すなわち、伝送タイマの時間切
れによって）接続が終結された場合には、ソース側には
、Ｘサーチバス４１３を介してこのことが通知される：
デスティネーションクロックサイクル間にＸサーチバス
上にそれ自体のＩＤが現れない場合には、ソースポート
回路は、デスティネーションポート回路１８が接続を終
結したことを認識する。

終結された接続は、クロス装置１９によって即時切断（
すなわち、物理的に終結）される訳ではない。当該装置
は、以前に設定された接続を当該旧接続に係るプロセッ
サ１０−１２の一方への新たな接続をなすために起動さ
れるまで、保持している。

プロセッサ１０−１２にデータ送出及びデータ受信に係
る等しい機会を与えるために、デスティネーションポー
ト回路１８のアービタ２０５は、入力端及び出力側要求
（すなわち、アクセス承諾及びアクセス要求）をインタ
リーブする。要求取下げライン４８４がアサートされる
ことによって、シーケンサ４００に対して、キューの形
式にまとめられてきている入力端アクセス要求間の断続
が知らされる。

この時点で、シーケンサ４００が出力側アクセス要求を
検出すると、シーケンサ４００は、回線設定ライン４６
２を無効にし、要求及びプライオリティ生成回路４０３
を通じて、出力側アクセス要求を実行する。複数要求保
留ライン４６５を無効にすることが、シーケンサ４００
に対して、サービスを提供されてきたちの以外の要求が
保留されていないことを知らせるために行なわれる。他
の要求が保留されていない場合には、現在、装置１９を
通じて設定されている通信回線が、通常保持されること
になる。なぜなら、参照の局所性の原理により、次に希
望される通信経路は、現在と同一のプロセッサへのもの
でありうるからである。

上述の具体例への種々の変更及び修正は当業者に対して
は明らかであることに留意されたい。変更及び修正は、
本発明の精神及びその範鴫を逸脱することなく、かつ、
本発明に付随する利点を縮小することなく、なされうる
。それゆえ、この種の変更及び修正は、本発明によって
覆い尽くされることを主張する。

【図面の簡単な説明】

第１−図は、本発明の具体例を有するマルチプロセッサ
のブロック図； 第２図は、第１図のマルチプロセッサにおける、ソース
及びデスティネーションプロセッサ間の相互作用を示し
た機能図； 第３図は、第１図のマルチプロセッサにおけるポート回
路のブロック図； 第４図は、第３図のポート回路のコマンドインタプリタ
の状態図； 第５図は、第３図のポート回路のアーとりのブロック図
； 第６図は、第５図のアービタのシーケンサの状態図； 第７図は、第６図の状態図に対する状態遷移ベクトルテ
ーブル；及び、 第８図は、第５図のアービタの調停回路の模式機能図で
ある。 尚、図面中でデスティとは、デスティネーションを意味
する。 ＦＩＧ＝　　１ ＦＩＧ、　　２ ＦＩＧ。 ＦＩＧ。 ＦＩＧ。

Claims (1)

1. 【特許請求の範囲】 （１）複数個のプロセッサ； 前記複数個のプロセッサを相互に接続している、ブロッ
   キングを起こさない通信媒体； 前記複数個のプロセッサを相互に接続している、制御通
   信媒体； 各プロセッサにおける、他のプロセッサへのアクセス要
   求を前記制御媒体を介して当該他のプロセッサへ通信す
   る手段； 各プロセッサにおける、前記制御媒体を介して他のプロ
   セッサより受信した、当該関連するプロセッサへの抵触
   しつつあるアクセス要求に応じて、抵触を解消し、当該
   関連するプロセッサへのアクセス要求を選択的に承諾す
   る手段；及び、 要求の承諾に応じて、要求が承諾された要求側プロセッ
   サと承諾側プロセッサとの間の、前記ブロッキングを起
   こさない媒体を介した接続を設定する手段； を有することを特徴とするマルチプロセッサシステム。 （２）前記接続設定手段が、全てのプロセッサに係る前
   記要求承諾手段に応じる、単一の、集中化された装置で
   あることを特徴とする請求項１記載のマルチプロセッサ
   システム。（３）各プロセッサ内に、前記プロセッサに
   係る前記承諾手段による要求の承諾に応じて、前記制御
   媒体を介して、要求が承諾されたプロセッサに対して当
   該承諾を通信する手段をさらに有することを特徴とする
   請求項２記載のマルチプロセッサシステム。 （４）前記抵触解消手段が、抵触しつつある要求の優先
   順位を決定し、当該要求をその優先順位に従って順次承
   諾する手段を有することを特徴とする請求項１記載のマ
   ルチプロセッサシステム。 （５）前記プロキッキングを起こさない通信媒体が、ク
   ロスバー交換機；及び、 各々相異なったプロセッサを前記クロスバー交換器に接
   続している、複数の光回線よりなることを特徴とする請
   求項１記載のマルチプロセッサシステム。 （６）複数個のプロセッサ； 前記複数個のプロセッサを相互に接続している、ブロッ
   キングを起こさない通信媒体； 各々、プロセッサを前記通信媒体へ接続している、複数
   個の通信回線； 前記複数個のプロセッサを相互に接続している、制御通
   信媒体； 各プロセッサにおける、他のプロセッサの前記回線への
   アクセス要求を前記制御媒体を介して当該他のプロセッ
   サへ通信する手段； 各プロセッサにおける、前記他の制御媒体を介して他の
   プロセッサより受信した、当該関連するプロセッサの前
   記回線への抵触しつつあるアクセス要求に応じて、抵触
   を解消し、当該関連するプロセッサの前記回線へのアク
   セス要求を選択的に承諾する手段；及び、 要求の承諾に応じて、要求が承諾された要求側プロセッ
   サの前記回線と承諾側プロセッサの前記回線との間の、
   前記ブロキッキングを起こさない媒体を介した接続を設
   定する手段； を有することを特徴とするマルチプロセッサシステム。 （７）各プロセッサ内に、前記プロセッサに係る前記承
   諾手段による要求の承諾に応じて、前記制御媒体を介し
   て、要求が承諾されたプロセッサに対して当該承諾を通
   信する手段；及び、要求が承諾されたプロセッサ内にお
   ける、通信されてきた承諾の受容に応答して、当該承諾
   が受信されてからの経過時間を測定し、関連する要求承
   諾手段に、所定の時間が経過した場合に、当該関連した
   回線への、保留中のアクセス要求を承諾させる手段； を更に有することを特徴とする請求項６記載のマルチプ
   ロセッサシステム。 （８）前記要求承諾手段が、関連するプロセッサ以外の
   プロセッサのアクセス要求の承諾と当該関連するプロセ
   ッサのアクセス要求の承諾とをインターリーブすること
   を特徴とする請求項６記載のマルチプロセッサシステム
   。 （９）前記要求承諾手段が、他のプロセッサ及び当該関
   連するプロセッサの双方によってなされた当該関連する
   プロセッサの回線へのアクセス要求の抵触に応じて、当
   該抵触を解消し、アクセス要求を選択的に承諾すること
   を特徴とする請求項６記載のマルチプロセッサシステム
   。 （１０）前記要求承諾手段が、前記アクセス要求を順次
   承諾することを特徴とする請求項９記載のマルチプロセ
   ッサシステム。 （１１）前記要求承諾手段が、関連するプロセッサ以外
   のプロセッサのアクセス要求の承諾と当該関連するプロ
   セッサのアクセス要求の承諾とをインターリーブするこ
   とを特徴とする請求項１０記載のマルチプロセッサシス
   テム。 （１２）各プロセッサにおける、関連する要求承諾手段
   による要求の承諾に応じて、当該要求がされてからの経
   過時間を測定し、当該関連する要求承諾手段に、所定の
   時間が経過した場合に別の要求を承諾させる手段を更に
   有することを特徴とする請求項６記載のマルチプロセッ
   サシステム。 （１３）前記要求通信手段が、関連する要求承諾手段に
   よる、関連するプロセッサの要求の承諾に応じて、別の
   プロセッサに対して、関連するプロセサによる当該別の
   プロセッサの回線へのアクセス要求を通信することを特
   徴とする請求項９記載のマルチプロセッサシステム。 （１４）各プロセッサにおける、関連する要求承諾手段
   による関連するプロセッサの要求に応じて、当該要求が
   承諾されてからの経過時間を測定し、所定の時間が経過
   したことを表示する第１手段を有し、 前記要求通信手段が、さらに、前記第１時間測定及び表
   示手段に応じて、前記別のプロセッサへ、前記別のプロ
   セッサの回線への、関連するプロセッサによるアクセス
   要求の取下げを通信することを特徴とする請求項１３記
   載のマルチプロセッサシステム。 （１５）前記システムが、さらに、各プロセッサにおけ
   る、関連する要求承諾手段による要求の承諾に応じて、
   当該要求が承諾されてからの経過時間を測定し、所定の
   時間が経過したことを表示する第２手段を有し、 前記要求承諾手段が、さらに、前記第２時間測定及び表
   示手段に応じて、他の要求を承諾することを特徴とする
   請求項１４記載のマルチプロセッサシステム。 （１６）複数個のプロセッサ； 前記複数個のプロセッサを相互に接続している、ブロッ
   キングを起こさない通信媒体； 各プロセッサに接続され、各々相異なったＩＤを有する
   複数個のポート回路； 前記ポート回路を相互に接続している競合媒体；及び、 前記競合媒体上に前記複数個のポート回路のＩＤを循環
   して順次送出する伝送手段； よりなるマルチプロセッサシステムにおいて、各ポート
   回路が、接続されているプロセッサの別のプロセッサへ
   のアクセス要求に応じて、当該別のプロセッサのポート
   回路のＩＤが前記伝送手段によって前記競合バス上に送
   出されつつある場合に、当該アクセス要求を前記競合媒
   体を介して当該別のプロセッサへ伝送する第１手段； 当該手段自体を含むポート回路のＩＤが前記伝送手段に
   よって前記競合媒体上に送出された場合に、前記競合媒
   体上で伝送された要求をストアする第２手段； 前記第２手段によってストアされた要求の優先順位付け
   を行なう第３手段； 接続されているプロセッサの、別なプロセッサからのア
   クセスに対する準備が整っている時点を決定する第４手
   段；及び、 前記第４手段による、接続されているプロセッサの、別
   なプロセッサからのアクセスに対する準備が整っている
   、という決定に応じて、当該手段自体を有するポート回
   路のＩＤが前記伝送手段によって前記競合媒体上で伝送
   される場合に、前記競合媒体上に、前記第２手段によっ
   てストアされた、最高優先順位を有する保留中要求を有
   しているポート回路のＩＤを送出する第５手段； を有し、前記ブロッキングを起こさない通信媒体が、前
   記第５手段による、前記競合バス上でのポート回路のＩ
   Ｄの伝送に応じて、前記第５手段及び前記伝送手段によ
   って、前記競合バス上に同時にＩＤが送出されるポート
   に対して接続されたプロセッサ間の接続を設定すること
   を特徴とするマルチプロセッサシステム。 （１７）前記第５手段による、前記競合媒体上での当該
   手段を有するるポート回路のＩＤの伝送に応じて、前記
   第４手段に、当該接続されているプロセッサによる他の
   プロセッサへのアクセス要求が承諾されていることを通
   知する第６手段を更に有することを特徴とする請求項１
   ６記載のマルチプロセッサシステム。 （１８）前記ブロキッキングを起こさない通信媒体が、
   クロスバー交換器；及び、 各々相異なったプロセッサを前記クロスバー交換器に接
   続している、複数の光回線よりなることを特徴とする請
   求項１６記載のマルチプロセッサシステム。 （１９）前記光回線の各々が、さらに、接続されている
   プロセッサを当該プロセッサのポート回路へ接続するこ
   とを特徴とする請求項１８記載のマルチプロセッサシス
   テム。