JPH06236329A - デッドロック検出およびマスキング装置 - Google Patents
デッドロック検出およびマスキング装置Info
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- JPH06236329A JPH06236329A JP4281112A JP28111292A JPH06236329A JP H06236329 A JPH06236329 A JP H06236329A JP 4281112 A JP4281112 A JP 4281112A JP 28111292 A JP28111292 A JP 28111292A JP H06236329 A JPH06236329 A JP H06236329A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
- G06F9/524—Deadlock detection or avoidance
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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Abstract
(57)【要約】
【目的】マスタ間で相補的同期タイミングのデッドロッ
ク状態が生じるのを阻止する。 【構成】少なくとも２つのバスを相互接続するバス・カ
プラは、バスの制御とスレーブのアクセスを求めている
２つのマスタ間での潜在的仲裁・デッドロック状態を検
出するデッドロック検出およびマスキング・システムを
内蔵している。少なくとも１つのマスタは各バスに接続
し、少なくとも１つのスレーブは少なくとも１つのバス
に接続している。バス・カプラは、どのマスタが各バス
を制御できるかを決定する、バスに接続したアービタを
含んでいる。
ク状態が生じるのを阻止する。 【構成】少なくとも２つのバスを相互接続するバス・カ
プラは、バスの制御とスレーブのアクセスを求めている
２つのマスタ間での潜在的仲裁・デッドロック状態を検
出するデッドロック検出およびマスキング・システムを
内蔵している。少なくとも１つのマスタは各バスに接続
し、少なくとも１つのスレーブは少なくとも１つのバス
に接続している。バス・カプラは、どのマスタが各バス
を制御できるかを決定する、バスに接続したアービタを
含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ・システ
ムにおけるバス仲裁の分野に関する。更に詳しくは、本
発明は、複数のマスタから実質的に同時に発生されたバ
ス制御要求により作り出された仲裁デッドロック状態を
検出し、かつ解決するための機構を内蔵するバス仲裁ア
ーキテクチャに関する。
ムにおけるバス仲裁の分野に関する。更に詳しくは、本
発明は、複数のマスタから実質的に同時に発生されたバ
ス制御要求により作り出された仲裁デッドロック状態を
検出し、かつ解決するための機構を内蔵するバス仲裁ア
ーキテクチャに関する。
【０００２】
【従来の技術】コンピュータ・システムにおいて、共用
リソースは、通常、データを転送するのに使用される。
一般に使用されている共用リソースの１つに、コンピュ
ータ・システムにおけるサブシステム（たとえば、プロ
セッサ）間の通信リンクとして働くバスがある。一般
に、バスには多くのディバイスが接続し、あるディバイ
スは、同じバスに接続した他のディバイスに制御信号ま
たはデータを送信することができる。バス通信において
は、データが歪んでしまうという理由で、２つ以上のデ
ィバイスが同時に同じバスにデータを転送することがで
きないという共通した問題点がある。したがって、バス
におけるデータ・トランザクションの順序を保持するた
め、あるディバイスは、そのトランザクションのための
スレーブとして動作するいくつかの他のディバイスに対
しての読出しまたは書込みトランザクションを開始する
バス・マスタとして割当てられる。どのマスタがバスの
制御を受けるのかを決定し、かつバスの制御を求めてい
るマスタの優先順位を決定するのにアービタが使用され
る。アービタには、通常、直列と並列の２種類がある。
バス・アービタに関する情報は、たとえば、ステイブリ
ングスによる「コンピュータ編成およびアーキテクチ
ャ」（１９９０年）における第８４〜９０頁に記載され
ている。
リソースは、通常、データを転送するのに使用される。
一般に使用されている共用リソースの１つに、コンピュ
ータ・システムにおけるサブシステム（たとえば、プロ
セッサ）間の通信リンクとして働くバスがある。一般
に、バスには多くのディバイスが接続し、あるディバイ
スは、同じバスに接続した他のディバイスに制御信号ま
たはデータを送信することができる。バス通信において
は、データが歪んでしまうという理由で、２つ以上のデ
ィバイスが同時に同じバスにデータを転送することがで
きないという共通した問題点がある。したがって、バス
におけるデータ・トランザクションの順序を保持するた
め、あるディバイスは、そのトランザクションのための
スレーブとして動作するいくつかの他のディバイスに対
しての読出しまたは書込みトランザクションを開始する
バス・マスタとして割当てられる。どのマスタがバスの
制御を受けるのかを決定し、かつバスの制御を求めてい
るマスタの優先順位を決定するのにアービタが使用され
る。アービタには、通常、直列と並列の２種類がある。
バス・アービタに関する情報は、たとえば、ステイブリ
ングスによる「コンピュータ編成およびアーキテクチ
ャ」（１９９０年）における第８４〜９０頁に記載され
ている。
【０００３】さらに複雑なコンピュータ・システムは、
多くのバスと、各バスに接続した多くのマスタを備えて
いる。このような多重バス、多重マスタ・コンピュータ
・システムでは、あるマスタは、第１バスのスレーブに
対してのデータ転送動作を開始し、一方、他のマスタは
第２バスの第２スレーブにデータを転送することがあ
る。通常、バス・カプラは、バス間でのデータおよび制
御信号のルーティングを助け、かつどのマスタがどのバ
スを制御すべきかを決定するのに使用される。カプラ
は、少なくとも１つのバス・プロトコル・ユニットと、
データ変換およびバッファリング・ディバイスと、少な
くとも１つのバス・アービタとを含んでいる。バス・プ
ロトコルは、バス制御信号を処理するインタフェイスに
より実行される。マスタはあるデータ速度で、あるバス
からデータを送信し、かつ他のバスのスレーブは別のデ
ータ速度でデータを受信するので、データ変換およびバ
ッファリング・ディバイスは、データが適切なデータ速
度で受信されかつ送信されるようにする。バス・アービ
タは、そのバスのマスタに関する時間を割当て、それと
同時に、あるマスタにバス制御を許可する。
多くのバスと、各バスに接続した多くのマスタを備えて
いる。このような多重バス、多重マスタ・コンピュータ
・システムでは、あるマスタは、第１バスのスレーブに
対してのデータ転送動作を開始し、一方、他のマスタは
第２バスの第２スレーブにデータを転送することがあ
る。通常、バス・カプラは、バス間でのデータおよび制
御信号のルーティングを助け、かつどのマスタがどのバ
スを制御すべきかを決定するのに使用される。カプラ
は、少なくとも１つのバス・プロトコル・ユニットと、
データ変換およびバッファリング・ディバイスと、少な
くとも１つのバス・アービタとを含んでいる。バス・プ
ロトコルは、バス制御信号を処理するインタフェイスに
より実行される。マスタはあるデータ速度で、あるバス
からデータを送信し、かつ他のバスのスレーブは別のデ
ータ速度でデータを受信するので、データ変換およびバ
ッファリング・ディバイスは、データが適切なデータ速
度で受信されかつ送信されるようにする。バス・アービ
タは、そのバスのマスタに関する時間を割当て、それと
同時に、あるマスタにバス制御を許可する。
【０００４】図１は多重バス・システムを示している。
図１における多重バス・システムはバス・カプラ５６に
より相互接続された２つのバス５１，５７を含んでい
る。マスタ５０、５２はバス５１に接続され、一方、バ
ス５７にはマスタ５８とスレーブ５５、５９とが相互接
続されている。図１に示された多重バス・システムにお
いては、２つの異なるバスに接続した２つのマスタが同
じスレーブをアクセスしようとした場合に、「ライブ」
な、すなわち継続的な仲裁デッドロック状態が起きる。
すなわち、２つの異なるバスの制御を求めている２つの
マスタは、各バスのアービタに対して、継続的、すなわ
ち「ライブ」なデッドロック状態を作り出す。したがっ
て、マスタが相補的同期方式で目標のスレーブと接続し
ているバスを要求すると、バス・カプラ５６は両方のマ
スタによる目標のスレーブのアクセスを否定する。たと
えば、バス５１に接続したマスタ５０は、スレーブ５９
をアクセスして読出しまたは書込みトランザクションを
開始するため、バス５１、５７を制御するとする。スレ
ーブ５９は、読出しまたは書込みトランザクションを実
行する一方、そのトランザクションが長引き所定の時間
を超えた場合、マスタ５０に「放棄および再試行」信号
を発する。スレーブ５９から「放棄および再試行」信号
が発生されると、マスタ５０はアクセス路から一時的に
切り離される。すなわち、マスタ５０はバス５１、５７
の制御から解除され、その後、スレーブ５９へのアクセ
スを再び試みることになる。したがって、その間、すな
わちスレーブ５９が「バックグラウンド」で割り当てら
れたトランザクションを完了する間、両方のバス５１、
５７は使用されていないので、別のディバイスがバスを
介して通信することができる。たとえば、スレーブ５９
が割り当てられたトランザクションでビジーである間、
マスタ５２はスレーブ５５をアクセスすることができ
る。また、バス・カプラ５６は、マスタ５０が、スレー
ブ５９を再び選択することができる唯一のディバイスで
あると指定する。そのため、マスタ５０がスレーブ５９
を再アクセスする前に、他のどのマスタもスレーブ５９
をアクセスすることはできない。しかし、マスタ５０が
スレーブ５９のアクセスを再試行する機会を得る前に、
マスタ５８は、バス５７の制御を得、スレーブ５９に関
するトランザクションを開始するよう試みることがあ
る。しかし、スレーブ５９はマスタ５０に割当てられて
いるので、バス・カプラ５６はマスタ５８のアクセスを
否定し、バス・カプラ５６は、発生された「放棄および
再試行」信号による懸案処理の放棄および再試行「状
態」を「クリヤ」するため、マスタ５０によるアクセス
のみを許可する。
図１における多重バス・システムはバス・カプラ５６に
より相互接続された２つのバス５１，５７を含んでい
る。マスタ５０、５２はバス５１に接続され、一方、バ
ス５７にはマスタ５８とスレーブ５５、５９とが相互接
続されている。図１に示された多重バス・システムにお
いては、２つの異なるバスに接続した２つのマスタが同
じスレーブをアクセスしようとした場合に、「ライブ」
な、すなわち継続的な仲裁デッドロック状態が起きる。
すなわち、２つの異なるバスの制御を求めている２つの
マスタは、各バスのアービタに対して、継続的、すなわ
ち「ライブ」なデッドロック状態を作り出す。したがっ
て、マスタが相補的同期方式で目標のスレーブと接続し
ているバスを要求すると、バス・カプラ５６は両方のマ
スタによる目標のスレーブのアクセスを否定する。たと
えば、バス５１に接続したマスタ５０は、スレーブ５９
をアクセスして読出しまたは書込みトランザクションを
開始するため、バス５１、５７を制御するとする。スレ
ーブ５９は、読出しまたは書込みトランザクションを実
行する一方、そのトランザクションが長引き所定の時間
を超えた場合、マスタ５０に「放棄および再試行」信号
を発する。スレーブ５９から「放棄および再試行」信号
が発生されると、マスタ５０はアクセス路から一時的に
切り離される。すなわち、マスタ５０はバス５１、５７
の制御から解除され、その後、スレーブ５９へのアクセ
スを再び試みることになる。したがって、その間、すな
わちスレーブ５９が「バックグラウンド」で割り当てら
れたトランザクションを完了する間、両方のバス５１、
５７は使用されていないので、別のディバイスがバスを
介して通信することができる。たとえば、スレーブ５９
が割り当てられたトランザクションでビジーである間、
マスタ５２はスレーブ５５をアクセスすることができ
る。また、バス・カプラ５６は、マスタ５０が、スレー
ブ５９を再び選択することができる唯一のディバイスで
あると指定する。そのため、マスタ５０がスレーブ５９
を再アクセスする前に、他のどのマスタもスレーブ５９
をアクセスすることはできない。しかし、マスタ５０が
スレーブ５９のアクセスを再試行する機会を得る前に、
マスタ５８は、バス５７の制御を得、スレーブ５９に関
するトランザクションを開始するよう試みることがあ
る。しかし、スレーブ５９はマスタ５０に割当てられて
いるので、バス・カプラ５６はマスタ５８のアクセスを
否定し、バス・カプラ５６は、発生された「放棄および
再試行」信号による懸案処理の放棄および再試行「状
態」を「クリヤ」するため、マスタ５０によるアクセス
のみを許可する。
【０００５】マスタ５０がスレーブ５９をアクセスする
プロセスを再開すると、バス５７のアービタは、マスタ
５８がバス５７を現在使用中なので、マスタ５０がバス
５７の制御を得るのを再び否定する。マスタ５０は、バ
ス５７のアービタにより「バックオフ」し、すなわちバ
ス５７の制御要求を停止し、その後、バス５７の制御を
得るため再試行するよう命令される。さらに、たとえバ
ス５７のアービタがマスタ５８によるバス５７の制御を
許可したとしても、スレーブ５９がマスタ５０に「放棄
および再試行」信号を既に発生しているので、マスタ５
８は、スレーブ５９をアクセスすることはできない。前
述したように、バス・カプラ５６は、スレーブ５９から
発せられた放棄および再試行信号をクリヤする、マスタ
５０からのアクセス要求を受け入れるだけである。この
ように、マスタ５８は、スレーブ５９から「バックオ
フ」するよう、すなわちスレーブ５９へのアクセス要求
を停止し、かつマスタ５０がスレーブ５９をアクセスし
終るまで待機するよう命令される。したがって、マスタ
５０、５８の両方が同時にバス５７の制御を求めかつス
レーブ５９をアクセスすると、「ライブ」なデッドロッ
ク状態が生じ、マスタ５０、５８とも、バックオフしか
つ後に再び試みることを命じられる。
プロセスを再開すると、バス５７のアービタは、マスタ
５８がバス５７を現在使用中なので、マスタ５０がバス
５７の制御を得るのを再び否定する。マスタ５０は、バ
ス５７のアービタにより「バックオフ」し、すなわちバ
ス５７の制御要求を停止し、その後、バス５７の制御を
得るため再試行するよう命令される。さらに、たとえバ
ス５７のアービタがマスタ５８によるバス５７の制御を
許可したとしても、スレーブ５９がマスタ５０に「放棄
および再試行」信号を既に発生しているので、マスタ５
８は、スレーブ５９をアクセスすることはできない。前
述したように、バス・カプラ５６は、スレーブ５９から
発せられた放棄および再試行信号をクリヤする、マスタ
５０からのアクセス要求を受け入れるだけである。この
ように、マスタ５８は、スレーブ５９から「バックオ
フ」するよう、すなわちスレーブ５９へのアクセス要求
を停止し、かつマスタ５０がスレーブ５９をアクセスし
終るまで待機するよう命令される。したがって、マスタ
５０、５８の両方が同時にバス５７の制御を求めかつス
レーブ５９をアクセスすると、「ライブ」なデッドロッ
ク状態が生じ、マスタ５０、５８とも、バックオフしか
つ後に再び試みることを命じられる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、複数
のマスタから発せられた実質的に同時のバス制御要求に
より作り出され仲裁デッドロック状態を検出し、それを
解決する装置を提供することである。
のマスタから発せられた実質的に同時のバス制御要求に
より作り出され仲裁デッドロック状態を検出し、それを
解決する装置を提供することである。
【０００７】
【課題を解決するための手段】本発明は、多重バス、多
重マスタ・コンピュータ・システムにおけるデッドロッ
ク状態を検出しかつ解決する方法および装置を提供す
る。本実施例において、デッドロック検出システムおよ
びマスキング・システムは、少なくとも２つのバスを接
続するバス・カプラに設けられている。少なくとも１つ
のマスタは、各バスに接続され、少なくとも１つのスレ
ーブは、バスの少なくとも１つに接続されている。バス
・カプラは、どのマスタがバスを制御するかを決定す
る、各バスに接続したアービタを含んでいる。デッドロ
ック検出システムは、スレーブによるタスクを受け入れ
た後に放棄および再試行信号に従ってスレーブおよびバ
スから切り離されたマスタを含んでいる２つのマスタの
間でのバス制御に関する潜在的仲裁デッドロックを検出
する。一旦、デッドロック検出システムが起こり得るデ
ッドロックを検出すると、バス・カプラに含まれている
マスキング・システムは、ランダム期間、第２マスタの
バス要求をマスクすることによって、第２マスタが第２
バスの制御を得ることを阻止する。ランダム期間マスク
することにより、第１マスタは、バスを制御しかつスレ
ーブをアクセスする機会を得て、懸案処理の放棄および
再試行状態をクリヤする。ランダム・マスキング期間を
設けることにより、第１および第２マスタ間の継続的デ
ッドロック状態の相補的同期タイミングは避けられる。
このランダム・マスキング期間は、マスキング・システ
ムに設けられたカウンタの残余カウントに基いているこ
とが望ましい。
重マスタ・コンピュータ・システムにおけるデッドロッ
ク状態を検出しかつ解決する方法および装置を提供す
る。本実施例において、デッドロック検出システムおよ
びマスキング・システムは、少なくとも２つのバスを接
続するバス・カプラに設けられている。少なくとも１つ
のマスタは、各バスに接続され、少なくとも１つのスレ
ーブは、バスの少なくとも１つに接続されている。バス
・カプラは、どのマスタがバスを制御するかを決定す
る、各バスに接続したアービタを含んでいる。デッドロ
ック検出システムは、スレーブによるタスクを受け入れ
た後に放棄および再試行信号に従ってスレーブおよびバ
スから切り離されたマスタを含んでいる２つのマスタの
間でのバス制御に関する潜在的仲裁デッドロックを検出
する。一旦、デッドロック検出システムが起こり得るデ
ッドロックを検出すると、バス・カプラに含まれている
マスキング・システムは、ランダム期間、第２マスタの
バス要求をマスクすることによって、第２マスタが第２
バスの制御を得ることを阻止する。ランダム期間マスク
することにより、第１マスタは、バスを制御しかつスレ
ーブをアクセスする機会を得て、懸案処理の放棄および
再試行状態をクリヤする。ランダム・マスキング期間を
設けることにより、第１および第２マスタ間の継続的デ
ッドロック状態の相補的同期タイミングは避けられる。
このランダム・マスキング期間は、マスキング・システ
ムに設けられたカウンタの残余カウントに基いているこ
とが望ましい。
【０００８】
【実施例】以下、多重バス・コンピュータ・システムに
適用されるデッドロック検出、およびマスキングを内蔵
しているバス仲裁アーキテクチャの実施例について説明
する。以下の説明において、特定の数値、時間、アーキ
テクチャ等は本発明の理解を助けるためであって、本発
明はこれら特定の記載には限定されないことは当業者に
は明白であろう。また、周知の回路やディバイスについ
ては、本発明を不明瞭にしないようブロックで示してい
る。さらに、本発明のデッドロック検出およびマスキン
グ・システムは、別のアービタや別のバス・システムに
も適用できることは当業者には明白であろう。
適用されるデッドロック検出、およびマスキングを内蔵
しているバス仲裁アーキテクチャの実施例について説明
する。以下の説明において、特定の数値、時間、アーキ
テクチャ等は本発明の理解を助けるためであって、本発
明はこれら特定の記載には限定されないことは当業者に
は明白であろう。また、周知の回路やディバイスについ
ては、本発明を不明瞭にしないようブロックで示してい
る。さらに、本発明のデッドロック検出およびマスキン
グ・システムは、別のアービタや別のバス・システムに
も適用できることは当業者には明白であろう。
【０００９】図２は、多重バス・システムに適用される
本発明の概要を示したブロック図である。マスタ６０、
６５はバスＡに接続され、マスタ６１とスレーブ６２、
６６とはバスＢに接続されている。バスＡおよびバスＢ
は両方とも、バス・カプラ６４を介して相互接続してい
る。バス・カプラ６４は、デッドロック検出およびマス
キング・ブロック６３を内蔵している。バス・カプラ６
４は、どのマスタが各バスを制御するのかを決定する、
各バスに接続したアービタをも含んでいる。本発明のシ
ステムにおいて、デッドロック検出およびマスキング・
ブロック６３は、１つのバスに接続した１つのスレーブ
の制御を求めている、異なるバスに接続した２つのマス
タ間に潜在的仲裁デッドロック状態が生じるたびに検出
する。図２に示すように、第１バス（バスＡ）に接続し
た第１マスタ（マスタ６０または６５）が、第２バス
（バスＢ）のスレーブ（スレーブ６２または６６）をア
クセスするよう試みる時、バスの制御に関する潜在的仲
裁デッドロックが起きる。この時、第１マスタはスレー
ブから「放棄および再試行」信号を受け取っているが、
第２バスのアービタが、同じスレーブをアクセスするよ
う試みている第２バスに接続した第２マスタ（マスタ６
１）に対して第２バスの制御を許可し続けているので、
第１マスタはスレーブを再アクセスできない。マスタ
が、スレーブから発せられる「放棄および再試行」信号
に従ってバスから切り離される場合、切り離しは、２つ
の形態、「ステートレス」と「ステートフル」の一方を
とる。本発明は、発明の名称「多重プロセッサ・コンピ
ュータ・システムにおけるデータ・インコヒレンスを阻
止するバス−バス・インタフェイス」の米国特許願に述
べられている放棄および再試行機構を内蔵している。
本発明の概要を示したブロック図である。マスタ６０、
６５はバスＡに接続され、マスタ６１とスレーブ６２、
６６とはバスＢに接続されている。バスＡおよびバスＢ
は両方とも、バス・カプラ６４を介して相互接続してい
る。バス・カプラ６４は、デッドロック検出およびマス
キング・ブロック６３を内蔵している。バス・カプラ６
４は、どのマスタが各バスを制御するのかを決定する、
各バスに接続したアービタをも含んでいる。本発明のシ
ステムにおいて、デッドロック検出およびマスキング・
ブロック６３は、１つのバスに接続した１つのスレーブ
の制御を求めている、異なるバスに接続した２つのマス
タ間に潜在的仲裁デッドロック状態が生じるたびに検出
する。図２に示すように、第１バス（バスＡ）に接続し
た第１マスタ（マスタ６０または６５）が、第２バス
（バスＢ）のスレーブ（スレーブ６２または６６）をア
クセスするよう試みる時、バスの制御に関する潜在的仲
裁デッドロックが起きる。この時、第１マスタはスレー
ブから「放棄および再試行」信号を受け取っているが、
第２バスのアービタが、同じスレーブをアクセスするよ
う試みている第２バスに接続した第２マスタ（マスタ６
１）に対して第２バスの制御を許可し続けているので、
第１マスタはスレーブを再アクセスできない。マスタ
が、スレーブから発せられる「放棄および再試行」信号
に従ってバスから切り離される場合、切り離しは、２つ
の形態、「ステートレス」と「ステートフル」の一方を
とる。本発明は、発明の名称「多重プロセッサ・コンピ
ュータ・システムにおけるデータ・インコヒレンスを阻
止するバス−バス・インタフェイス」の米国特許願に述
べられている放棄および再試行機構を内蔵している。
【００１０】一旦、デッドロック検出およびマスキング
・ブロック６３が潜在的仲裁デッドロックを検出する
と、デッドロック検出およびマスキング・ブロック６３
におけるマスキング・システムは、ランダム期間、第２
マスタが第２バスの制御を受けるのを禁止し、それによ
って、バスおよびスレーブをアクセスし、その後懸案の
処理の放棄および再試行信号をクリヤする機会を第１マ
スタに与える。ランダム・マスキング期間を与えること
により、第１および第２マスタ間での仲裁デッドロック
状態の相補的同期タイミングが避けられる。ランダム・
マスキング期間は、マスキング・システムにおけるカウ
ンタの残余カウントに基いていることが望ましい。本発
明のランダム・マスキング・システムは、マスキング期
間がランダムで、特定の時間に固定されていない。した
がって、マルチプル・タイプのマスタに適している。マ
スタがスレーブから放棄および再試行「状態」をクリヤ
するのに要する時間は、マスタが、「放棄および再試
行」信号を発しているスレーブをいかに速く再アクセス
できるかによって決まる。したがって、固定マスキング
期間はスレーブが処理し得るマスタの有効範囲を制限
し、バスに接続したマルチプル・タイプのマスタには適
していない。たとえば、懸案処理の放棄および再試行
「状態」をクリヤするのに２５０ナノ秒要するマスタ
は、２００ナノ秒の固定マスキング期間を処理すること
はできない。２５０ナノ秒を要するマスタは、マスキン
グ期間中に割当てられた２００ナノ秒内でスレーブを再
アクセスすることができないので、２００ナノ秒後に
も、２つのマスタ間にデッドロックが依然存在している
ことになる。
・ブロック６３が潜在的仲裁デッドロックを検出する
と、デッドロック検出およびマスキング・ブロック６３
におけるマスキング・システムは、ランダム期間、第２
マスタが第２バスの制御を受けるのを禁止し、それによ
って、バスおよびスレーブをアクセスし、その後懸案の
処理の放棄および再試行信号をクリヤする機会を第１マ
スタに与える。ランダム・マスキング期間を与えること
により、第１および第２マスタ間での仲裁デッドロック
状態の相補的同期タイミングが避けられる。ランダム・
マスキング期間は、マスキング・システムにおけるカウ
ンタの残余カウントに基いていることが望ましい。本発
明のランダム・マスキング・システムは、マスキング期
間がランダムで、特定の時間に固定されていない。した
がって、マルチプル・タイプのマスタに適している。マ
スタがスレーブから放棄および再試行「状態」をクリヤ
するのに要する時間は、マスタが、「放棄および再試
行」信号を発しているスレーブをいかに速く再アクセス
できるかによって決まる。したがって、固定マスキング
期間はスレーブが処理し得るマスタの有効範囲を制限
し、バスに接続したマルチプル・タイプのマスタには適
していない。たとえば、懸案処理の放棄および再試行
「状態」をクリヤするのに２５０ナノ秒要するマスタ
は、２００ナノ秒の固定マスキング期間を処理すること
はできない。２５０ナノ秒を要するマスタは、マスキン
グ期間中に割当てられた２００ナノ秒内でスレーブを再
アクセスすることができないので、２００ナノ秒後に
も、２つのマスタ間にデッドロックが依然存在している
ことになる。
【００１１】図３は、デッドロック検出およびマスキン
グ・ブロック６３の詳細を示している。デッドロック検
出およびマスク・ジェネレータ・ブロック７１は、２つ
のマスタ間で潜在的デッドロック状況が生じていること
を示す多くのinternal_state信号を受信する。internal
_state信号を受信すると、デッドロック検出およびマス
ク・ジェネレータ・ブロック７１は、あるマスタからの
バス要求信号をマスク・アウトするマスキング・プロセ
スを開始させる「req_mask」信号を発生する。５ビット
自走カウンタ７０は、ゼロから最大計数値まで１クロッ
ク・サイクル当り１インクリメントずつ、単一インクリ
メントでカウントする。最大計数値は任意であるが、ア
クセスしているマスタ間での「ランダム化」が十分に可
能なだけの計数であることが望ましい。カウンタ７０が
最大計数値に到達すると、カウンタはゼロにリセット
し、最大計数値まで再びカウントし始める。カウンタ７
０がゼロにリセットすると、カウンタはマスキング・プ
ロセスを終了させる「clr_mask」信号を発生する。clr_
maskは、デッドロック検出およびマスク・ジェネレータ
・ブロック７１に送られる。
グ・ブロック６３の詳細を示している。デッドロック検
出およびマスク・ジェネレータ・ブロック７１は、２つ
のマスタ間で潜在的デッドロック状況が生じていること
を示す多くのinternal_state信号を受信する。internal
_state信号を受信すると、デッドロック検出およびマス
ク・ジェネレータ・ブロック７１は、あるマスタからの
バス要求信号をマスク・アウトするマスキング・プロセ
スを開始させる「req_mask」信号を発生する。５ビット
自走カウンタ７０は、ゼロから最大計数値まで１クロッ
ク・サイクル当り１インクリメントずつ、単一インクリ
メントでカウントする。最大計数値は任意であるが、ア
クセスしているマスタ間での「ランダム化」が十分に可
能なだけの計数であることが望ましい。カウンタ７０が
最大計数値に到達すると、カウンタはゼロにリセット
し、最大計数値まで再びカウントし始める。カウンタ７
０がゼロにリセットすると、カウンタはマスキング・プ
ロセスを終了させる「clr_mask」信号を発生する。clr_
maskは、デッドロック検出およびマスク・ジェネレータ
・ブロック７１に送られる。
【００１２】優先解決およびマスキング・ブロック７２
は、デッドロック検出およびマスク・ジェネレータ・ブ
ロック７１からのreq_mask信号を受け取る。さらに、優
先解決およびマスキング・ブロック７２は、第２バス
（バスＢ）に接続したマスタからのbus_requests信号と
busB_request_enables信号と、第１バス（バスＡ）に接
続したマスタからのbusA_request信号を受信する。さら
に、優先解決およびマスキング・ブロック７２は、様々
な入力信号「req_mask」、「busA_requests」、「busB_
requests」信号、「busB_requests_enable」、「next_p
riority」を受信する。 「busA_requests」信号は、バ
スＢの制御を要求している、バスＡに接続したマスタに
より発せられたバス要求信号である。「busB_request
s」 信号は、バスＢの制御を要求している、バスＢに接
続したマスタによる要求信号である。「busB_requests_
enalbes」信号は、 バスＢに接続したマスタから受信し
た、バスＢの制御を求めるバス要求信号を仲裁状態マシ
ンおよびグラント（許可）ジェネレータ・ブロック７３
に送るべきかどうかを示している。「next_priority」
信号は、 どのマスタが次のバス・サイクルでバスＢを
制御するかを示している。アサートされた「req_mask」
信号により、優先解決およびマスキング・ブロック７２
は、全ての「busB_requests」 信号をマスクし、バスＢ
の制御の優先権をバスＡのマスタに許可する「request
s」信号を発生する。優先解決およびマスキング・ブロ
ック７２は、どのマスタが次のバス・サイクルにおいて
第２バスを制御できるかを示す「priority」信号（next
_priority）をさらに受信する。要求マスク信号を受信
すると、優先解決およびマスキング・ブロック７２は、
第２バスに接続したマスタからの、第２バスの制御を求
める全ての要求をマスク・アウトし、バスＡのマスタに
第２バスの制御の優先権を許可する要求信号を発生す
る。
は、デッドロック検出およびマスク・ジェネレータ・ブ
ロック７１からのreq_mask信号を受け取る。さらに、優
先解決およびマスキング・ブロック７２は、第２バス
（バスＢ）に接続したマスタからのbus_requests信号と
busB_request_enables信号と、第１バス（バスＡ）に接
続したマスタからのbusA_request信号を受信する。さら
に、優先解決およびマスキング・ブロック７２は、様々
な入力信号「req_mask」、「busA_requests」、「busB_
requests」信号、「busB_requests_enable」、「next_p
riority」を受信する。 「busA_requests」信号は、バ
スＢの制御を要求している、バスＡに接続したマスタに
より発せられたバス要求信号である。「busB_request
s」 信号は、バスＢの制御を要求している、バスＢに接
続したマスタによる要求信号である。「busB_requests_
enalbes」信号は、 バスＢに接続したマスタから受信し
た、バスＢの制御を求めるバス要求信号を仲裁状態マシ
ンおよびグラント（許可）ジェネレータ・ブロック７３
に送るべきかどうかを示している。「next_priority」
信号は、 どのマスタが次のバス・サイクルでバスＢを
制御するかを示している。アサートされた「req_mask」
信号により、優先解決およびマスキング・ブロック７２
は、全ての「busB_requests」 信号をマスクし、バスＢ
の制御の優先権をバスＡのマスタに許可する「request
s」信号を発生する。優先解決およびマスキング・ブロ
ック７２は、どのマスタが次のバス・サイクルにおいて
第２バスを制御できるかを示す「priority」信号（next
_priority）をさらに受信する。要求マスク信号を受信
すると、優先解決およびマスキング・ブロック７２は、
第２バスに接続したマスタからの、第２バスの制御を求
める全ての要求をマスク・アウトし、バスＡのマスタに
第２バスの制御の優先権を許可する要求信号を発生す
る。
【００１３】仲裁状態マシンおよびグラント・ジェネレ
ータ・ブロック７３は、懸案のバス要求信号を裁定する
第２バスのアービタとして動作する。仲裁状態マシンお
よびグラント・ジェネレータ・ブロック７３は、２種類
の入力、すなわち優先解決およびマスキング・ブロック
７２からの要求信号と、バス・サイクルの終了を示すen
d_arbitration 信号とを受信する。さらに、仲裁状態マ
シンおよびグラント・ジェネレータ・ブロック７３は、
２種類の出力信号、すなわち優先解決およびマスキング
・ブロック７２により決定された最も高い優先順位を有
するマスタにバスの制御を許可するbus_grants信号と、
バスの制御を許可されたマスタを識別するcurrent_gran
ts信号を発生する。優先レジスタ７４は、仲裁状態マシ
ンおよびグラント・ジェネレータ・ブロック７３により
バスの制御を許可されたマスタを識別するcurrent_gran
ts信号を受信する。続いて、優先レジスタ７４は、次の
バス・サイクルを開始する第２バスをどのマスタが制御
するのかを示しているnext_priority信号を発生する。
ータ・ブロック７３は、懸案のバス要求信号を裁定する
第２バスのアービタとして動作する。仲裁状態マシンお
よびグラント・ジェネレータ・ブロック７３は、２種類
の入力、すなわち優先解決およびマスキング・ブロック
７２からの要求信号と、バス・サイクルの終了を示すen
d_arbitration 信号とを受信する。さらに、仲裁状態マ
シンおよびグラント・ジェネレータ・ブロック７３は、
２種類の出力信号、すなわち優先解決およびマスキング
・ブロック７２により決定された最も高い優先順位を有
するマスタにバスの制御を許可するbus_grants信号と、
バスの制御を許可されたマスタを識別するcurrent_gran
ts信号を発生する。優先レジスタ７４は、仲裁状態マシ
ンおよびグラント・ジェネレータ・ブロック７３により
バスの制御を許可されたマスタを識別するcurrent_gran
ts信号を受信する。続いて、優先レジスタ７４は、次の
バス・サイクルを開始する第２バスをどのマスタが制御
するのかを示しているnext_priority信号を発生する。
【００１４】図３において、「internal_state」信号
は、スレーブから発せられた放棄および再試行命令の発
生を機能上モニタし、かつ２つのマスタ間の潜在的デッ
ドロック状態を表示する。デッドロック検出およびマス
ク・ジェネレータ・ブロック７１は、アサートされた
「internal_stateｌ」信号を受信すると、マスキング・
プロセスを開始する「req_mask」信号を発生し、かつマ
スキング・プロセスを停止させるカウンタ７０からの
「clr_mask」信号を受信するまで、その信号を発生し続
ける。カウンタ７０は、最大計数値に到達すると「clr_
mask」信号を発生し、その後ゼロにリセットする。仲裁
状態マシンおよびグラント・ジェネレータ・ブロック７
３は、優先解決およびマスキング・ブロック７２からの
「requests」信号を受信し、その後、優先解決およびマ
スキング・ブロック７２により優先権を許可されたマス
タにバスＢの制御を与える「bus_grant」信号を発生す
る。 仲裁状態マシンおよびグラント・ジェネレータ・
ブロック７３は、ブロック７３が、バス・サイクルの終
了を示すend_arbitration信号を受信するまで、「bus_g
rant」信号をアサートしたままにする。さらに、仲裁状
態マシンおよびグラント・ジェネレータ・ブロック７３
は、「bus_grant」 信号により、どのマスタがバスＢの
制御を与えられたかを示す「current_grant」 信号を発
生する。「current_grant」 信号は、その後、次のバス
・サイクルにおいてバスＢの制御を次に得るマスタを識
別する「next_priority」信号を発生する優先レジスタ
７４に送られる。
は、スレーブから発せられた放棄および再試行命令の発
生を機能上モニタし、かつ２つのマスタ間の潜在的デッ
ドロック状態を表示する。デッドロック検出およびマス
ク・ジェネレータ・ブロック７１は、アサートされた
「internal_stateｌ」信号を受信すると、マスキング・
プロセスを開始する「req_mask」信号を発生し、かつマ
スキング・プロセスを停止させるカウンタ７０からの
「clr_mask」信号を受信するまで、その信号を発生し続
ける。カウンタ７０は、最大計数値に到達すると「clr_
mask」信号を発生し、その後ゼロにリセットする。仲裁
状態マシンおよびグラント・ジェネレータ・ブロック７
３は、優先解決およびマスキング・ブロック７２からの
「requests」信号を受信し、その後、優先解決およびマ
スキング・ブロック７２により優先権を許可されたマス
タにバスＢの制御を与える「bus_grant」信号を発生す
る。 仲裁状態マシンおよびグラント・ジェネレータ・
ブロック７３は、ブロック７３が、バス・サイクルの終
了を示すend_arbitration信号を受信するまで、「bus_g
rant」信号をアサートしたままにする。さらに、仲裁状
態マシンおよびグラント・ジェネレータ・ブロック７３
は、「bus_grant」 信号により、どのマスタがバスＢの
制御を与えられたかを示す「current_grant」 信号を発
生する。「current_grant」 信号は、その後、次のバス
・サイクルにおいてバスＢの制御を次に得るマスタを識
別する「next_priority」信号を発生する優先レジスタ
７４に送られる。
【００１５】図２の実施例においてに示したように、マ
スタ６０は、スレーブ６２をアクセスするようバスＡお
よびバスＢを制御する。スレーブ６２がビジーの場合、
すなわちスレーブがタスクを完了する時間が所定の期間
を超えた場合、スレーブ６２はマスタ６０に「放棄およ
び再試行」信号を発生する。バス・カプラ６４は、放棄
および再試行信号の発生をモニタし、かつ「internal_s
tate」信号（図３）を発生することにより、起こり得る
デッドロック状態を表示する。バス・カプラ６４が、起
こり得るデッドロック状態を表わす「internal_state」
信号をアサートすると、デッドロック検出およびマスキ
ング・システム６３は、カウンタ７０に従ってランダム
期間マスタ６１によりアサートされたバスＢのバス要求
をマスクし、それにより、懸案処理の放棄および再試行
「状態」をクリヤするようスレーブ６２を再アクセスす
る機会をマスタ６０に与える。したがって、マスタ６
０、６１による相補的同期アクセスの試みに対してラン
ダム時間のマスクを行なうことによって、スレーブ６２
およびバスＢの制御を求めているマスタ６０とマスタ６
１間の仲裁デッドロック状態は、最初に避けられる。図
４は、様々なシステム信号と、カウンタ７０によるマス
キング期間との間の関係を示したタイミング図である。
「internal_state」信号は、デッドロック検出およびマ
スク・ジェネレータ・ブロック７１（図３）における潜
在的仲裁デッドロック状態の存在を示す「req_mask」信
号をトリガする。前述したように、「clr_mask」信号
は、カウンタ７０がゼロにリセットした時、カウンタ７
０（図３）により発生される。バス要求信号がマスクさ
れている期間は、「req_mask」信号が、 「internl_sta
te」信号を受信したデッドロック検出およびマスク・ジ
ェネレータ・ブロック７１によりトリガされた時から、
「clr_maskｍ」信号を受信したデッドロック検出および
マスク・ジェネレータ・ブロック７１により「req_mas
k」信号が除去されるまでの期間である。以上のよう
に、本発明は、デッドロック検出およびマスキング装置
を内蔵しているバス仲裁アーキテクチャを提供する。な
お、本発明は、本発明の思想から離れることなく様々に
改変し得ることは、当業者には明白であろう。
スタ６０は、スレーブ６２をアクセスするようバスＡお
よびバスＢを制御する。スレーブ６２がビジーの場合、
すなわちスレーブがタスクを完了する時間が所定の期間
を超えた場合、スレーブ６２はマスタ６０に「放棄およ
び再試行」信号を発生する。バス・カプラ６４は、放棄
および再試行信号の発生をモニタし、かつ「internal_s
tate」信号（図３）を発生することにより、起こり得る
デッドロック状態を表示する。バス・カプラ６４が、起
こり得るデッドロック状態を表わす「internal_state」
信号をアサートすると、デッドロック検出およびマスキ
ング・システム６３は、カウンタ７０に従ってランダム
期間マスタ６１によりアサートされたバスＢのバス要求
をマスクし、それにより、懸案処理の放棄および再試行
「状態」をクリヤするようスレーブ６２を再アクセスす
る機会をマスタ６０に与える。したがって、マスタ６
０、６１による相補的同期アクセスの試みに対してラン
ダム時間のマスクを行なうことによって、スレーブ６２
およびバスＢの制御を求めているマスタ６０とマスタ６
１間の仲裁デッドロック状態は、最初に避けられる。図
４は、様々なシステム信号と、カウンタ７０によるマス
キング期間との間の関係を示したタイミング図である。
「internal_state」信号は、デッドロック検出およびマ
スク・ジェネレータ・ブロック７１（図３）における潜
在的仲裁デッドロック状態の存在を示す「req_mask」信
号をトリガする。前述したように、「clr_mask」信号
は、カウンタ７０がゼロにリセットした時、カウンタ７
０（図３）により発生される。バス要求信号がマスクさ
れている期間は、「req_mask」信号が、 「internl_sta
te」信号を受信したデッドロック検出およびマスク・ジ
ェネレータ・ブロック７１によりトリガされた時から、
「clr_maskｍ」信号を受信したデッドロック検出および
マスク・ジェネレータ・ブロック７１により「req_mas
k」信号が除去されるまでの期間である。以上のよう
に、本発明は、デッドロック検出およびマスキング装置
を内蔵しているバス仲裁アーキテクチャを提供する。な
お、本発明は、本発明の思想から離れることなく様々に
改変し得ることは、当業者には明白であろう。
【００１６】
【発明の効果】本発明のデッドロック検出およびマスキ
ング・システムにおいては、ランダム・マスキング期間
を設けることにより、第１および第２マスタ間の相補的
同期タイミングの継続的デッドロック状態をなくすこと
ができる。
ング・システムにおいては、ランダム・マスキング期間
を設けることにより、第１および第２マスタ間の相補的
同期タイミングの継続的デッドロック状態をなくすこと
ができる。
【図１】バス・カプラに接続した従来の多重バス・シス
テムのブロック図である。
テムのブロック図である。
【図２】多重バス・システムに接続したデッドロック検
出およびマスキング・システムのブロック図である。
出およびマスキング・システムのブロック図である。
【図３】デッドロック検出およびマスキング・システム
の詳細を示したブロック図である。
の詳細を示したブロック図である。
【図４】マスキング・システムのランダム・マスキング
期間を示したタイミング図である。
期間を示したタイミング図である。
５０ マスタ ５１ 第１バス ５２ マスタ ５５ スレーブ ５６ バス・カプラ ５７ 第２バス ５９ スレーブ ６０ マスタ ６１ マスタ ６２ スレーブ ６３ デッドロック検出およびマスキング・ブロック ６４ バス・カプラ ６５ マスタ ６６ スレーブ ７０ 自走カウンタ ７１ デッドロック検出およびマスク・ジェネレータ ７２ 優先解決およびマスキング・ブロック ７３ 仲裁状態マシンおよびグラント・ジェネレータ ７４ 優先レジスタ
Claims (3)
- 【請求項１】 少なくとも１つの第１バス・マスタを接
続した第１バスと、少なくとも１つの第２バス・マスタ
と少なくとも１つのスレーブとを接続した第２バスとの
間に接続したバス・カプラを含んでいるデータ処理装置
におけるデッドロック検出およびマスキング装置におい
て、 クリヤ・マスキング信号を発生するカウンタ装置と、 上記バス・カプラと上記カウンタ装置とに接続し、上記
第２バスの制御を求める上記第１バス・マスタと上記第
２バス・マスタとの間の仲裁デッドロックを検出する検
出装置と、 上記検出装置と上記第２バスとに接続され、上記第２バ
ス・マスタからのバス要求信号をマスクするマスキング
装置と、 から成り、上記マスキング装置は、上記第２バスの制御
を試みている上記第１および第２バス・マスタからのバ
ス要求信号を受信し、さらに、その信号を受信して、ラ
ンダム期間上記バス・マスタからの上記バス要求信号を
マスクすることを特徴とするデッドロック検出およびマ
スキング装置。 - 【請求項２】 少なくとも１つの第１バス・マスタを接
続した第１バスと、少なくとも１つの第２バス・マスタ
と少なくとも１つのスレーブとを接続した第２バスとの
間に接続したバス・カプラを含んでいるデータ処理装置
におけるデッドロック検出およびマスキング装置におい
て、 上記バス・カプラからの複数のインターナル・ステート
信号とクリヤ・マスク信号とを受信するよう接続され、
出力要求マスク信号を発生し、かつ上記第１および第２
バス・マスタ間の仲裁デッドロックを検出するデッドロ
ック検出およびマスク・ジェネレータ装置と、 上記デッドロック検出およびマスク・ジェネレータ装置
に接続され、上記カウンタ装置がリセットすると、上記
クリヤ・マスキング信号を発生するカウンタ装置と、 上記バス要求信号と上記要求マスク信号を受信するよう
接続され、複数の出力マスク要求を発生し、複数のバス
要求信号を優先順位付けする優先解決およびマスキング
装置と、 上記優先解決およびマスキング装置に接続し、複数のバ
ス・グラント信号を発生しかつ上記マスク要求を受信す
る仲裁状態マシンおよびグラント・ジェネレータ装置
と、 上記仲裁状態マシンおよびグラント・ジェネレータ装置
と上記優先解決およびマスキング装置とに接続し、上記
バス・グラント信号の１つを受信しかつ出力ネクスト・
プライオリティ信号を発生する優先レジスタと、 から成ることを特徴とするデッドロック検出およびマス
キング装置。 - 【請求項３】 少なくとも１つの第１バス・マスタを接
続した第１バスと、少なくとも１つの第２バス・マスタ
と少なくとも１つのスレーブとを接続した第２バスとの
間に接続したバス・カプラを含んでいるデータ処理装置
におけるデッドロック検出およびマスキング方法におい
て、 ゼロから最大値までインクリメントし、上記最大値まで
インクリメントした後ゼロにリセットするカウンタ装置
を供給する過程と、 上記第２バスの制御を試みる上記第１および第２バス・
マスタからの複数のバス要求信号を受信する過程と、 上記バス・カプラと上記バスとに接続し、上記第２バス
の制御を求める上記第１および第２バス・マスタ間の仲
裁デッドロックを検出する検出装置を提供する過程と、 上記仲裁デッドロックを検出すると要求マスク信号を供
給する過程と、 上記第２バス・マスタからの上記バス要求信号をマスキ
ングする過程と、 から成ることを特徴とするデッドロック検出およびマス
キング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76683591A | 1991-09-27 | 1991-09-27 | |
| US766835 | 1991-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236329A true JPH06236329A (ja) | 1994-08-23 |
| JP3323947B2 JP3323947B2 (ja) | 2002-09-09 |
Family
ID=25077669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28111292A Expired - Fee Related JP3323947B2 (ja) | 1991-09-27 | 1992-09-28 | デッドロック検出およびマスキング装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5544332A (ja) |
| EP (1) | EP0537899B1 (ja) |
| JP (1) | JP3323947B2 (ja) |
| KR (1) | KR0153538B1 (ja) |
| DE (1) | DE69230428T2 (ja) |
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| US8700835B2 (en) | 2008-12-12 | 2014-04-15 | Fujitsu Semiconductor Limited | Computer system and abnormality detection circuit |
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| FI101100B (fi) * | 1995-02-27 | 1998-04-15 | Valmet Corp | Paperikoneen sylinterien ja telojen laakereiden kiertovoitelun valvont a- ja ohjausjärjestelmä |
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