JPH02293959A - インタフェース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、モジュール型コンピエータ・システム、特に
、異なるプロトコルを有する標準バス間の通信を容易に
行えるインタフェース装置に関する． ［従来技術及び発明が解決しようとする課題］マイクロ
・プロセッサが普及した結果、従来は単一の高性能プロ
セッサを使用していた装置の代わりとして、経済的な理
由により多数のモジュール型マイクロ・プロセッサを用
いてシステムを構成するという傾向が現れた．このよう
なモジュール型システムは、バックプレーン・バスと呼
ばれるバス構造に基づいて機能する．このシステムのマ
イクロ・プロセッサ群、システム・コントローラ群、デ
ータ記憶モジュール群、入出力コントローラ群及びその
他周辺装置群は、バックプレーン・バスを介して相互接
続されており、このバスを介して相互通信することが可
能である。バス構造の主な目的は、バスを介して１つの
装置から他の装置群へ所定の通信プロトコルに従ってデ
ータを転送することである。「標準バス」とは、そのバ
スを構成しているインタフェース回路群及び信号線群の
機能的、電気的及び機械的な仕様が、そのバスに接続さ
れている総ての装置群に対して予め設定されているもの
である。多《の異なる標準バスの構造が設定され、開発
されてきたが、仮とえ種々の標準が全く異なっていたと
しても、ある標準バス構造のモジュールから他の標準バ
スのモジュールへデータ通信が出来ることが望ましい．
一般に、標準バックプレーン・バスは、い《つかの論理
グループに区分出来る。これらの論理グループとは、ア
ドレス線及びデータ線を含むデータ転送バス、データ取
り込み制御線を含む調停バス、電力供給線、クロック信
号線、初期化信号線及び異常検出線を含むユーティリテ
ィ・バス等の各グループより構成されている． ＶＭＥバス、即ちｌ準１６／３２ビット・バックプレー
ン・バスは、上述の信号線のグループ化に加えて、優先
割込機能を定義している。この機能によれば、ＶＭＥバ
ス上の装置は、優先割込バスを介して割込ハンドラヘサ
ービス要求をすることにより、割込ソフトウエア、即ち
ファームウエアの割込サービス・ルーチンを呼び出すこ
とが出来る。これらの点に関する詳細は、ｒＶＭＥバス
仕様マニュアル改定版（ＶＭＥｂｕｓ　Ｓｐｅｃｉｆｉ
ｃａｔｉｏｎＭａｎｕａｌ，Ｒｅｖｉｓｉｏｎ　Ｃ．Ｉ
ＨＩＥＥｔ！　Ｐ１０１４／０１．２）　１　９　８　
５年ｌＯ月刊行」を参照されたい。

フューチャーバス（Ｆｕｔｕｒｅｂｕｓ　：八ＮＳＩ／
ＩＥＥＥ　８９６．１−１９８７）は、高水準標準バス
であり、割込ハンドリング装置を定義していないが、イ
ベント駆動データを他の総ての形式のデータと同じよう
にアドレス及びデータ項目を有するメッセージとしてバ
スを介して転送することが可能である。従って、ＶＭＥ
バス及びフューチャーバス間のインタフェースにおいて
は、フューチャーバス・システム内の装ｔが、ＶＭＥバ
ス・システム又はそのインタフェースのハードウエアか
らの単純な割込信号（例えば、単一の割込ハンドラを含
むシステムからの割込信号）を認識したり処理したり出
来るようにするのでさえ、そのインタフェースに追加す
るハードウエアの負荷は、過大なものになるという問題
があった。

従って、本発明の目的は、複数の装置モジュールを含む
データ処理システム内の標準バス構造群間の接続に好適
なインタフェース回路を提供することである． 本発明の他の目的は、割込装置を持たない標準バス構造
に接続された装置に外部イベントの発生を知らせるイン
タフェース回路を提供することである． 本発明の他の目的は、フューチャーバスを介して割込デ
ータを転送する新規なインタフェース回路を提供するこ
とである。

本発明の更に他の目的は、フューチャーバス・システム
内のバス制御権獲得論理回路を利用してＶＭＥバスから
フューチャーバス上の装置へ割込信号を転送する装置を
提供することである。

［課題を解決する為の手段及び作用］ 本発明は、標準バックプレーン・バスに接続された複数
の装置を含むモジュール型データ処理システムの為のイ
ンタフェース装置を提供している。

この標準バックプレーン・バスは、ハードウエア割込装
置を持たないが、バス上の各装置に配置された調停論理
回路を含むバス調停制御装置を含んでいる．このバス調
停制御装置内の調停論理回路は、バスの制御権に対して
競合している装置の調停動作を非同期で実行し、競合し
ている各装置に予め割り当てられている調停数値（優先
順位）に従ってバスの制御権を各装置に与える。バス上
の１つの装置からのイベント駆動信号（割込信号）は、
装置群に割り当てられた総ての優先順位の中で最も高い
優先順位の割込メッセージに変換される。この割込メッ
セージは、バス調停の優先順位を表す数値データとして
バス調停制御装置に供給される．バスの調停によって制
御権を獲得して割込メッセージを出力した装置は、バス
上の装置群が割込メッセージを登録した後にその制御権
を保持することなくバスを開放し、これによりバスを介
して割込動作を実行させる。

この結果、優先割込バスを持たない標準バックプレーン
・バスに接続されている装置群に対して効果的に割込処
理を実行することが可能になる。

［実施例］ 以下、図面を参照して本発明の好適実施例の構成、動作
及びその他機能等に関して詳述する。第１図は、第１の
モジュール型データ処理システム（１０）のブロック図
であり、このシステム（ＩＯ）は、ＣＰＵ　（中央処理
ユニット）（１２）、データ記憶モジュール（１３）及
び入出力コントローラ（１４）を含んでおり、これらは
、総て標準バックプレーン・バス（ｌ６）に接続されて
いる。尚、以下に説明する本発明の実施例に用いられる
標準バックプレーン・バス（１６）は、「ＶＭＥバス仕
様マニュアル改定版Ｃ，　　１　（ＶＭＥｂｕｓＳｐｅ
ｃｉｆｉｃａｔｉｏｎ　Ｍａｎｕａｌ　Ｃ．１：ＩＥＥ
Ｅ　Ｐ１０１４／０１．２）　Ｊに記載されており、こ
の標準バス（１６）を本明細書では、以下ＶＭＥバスと
記すことにする。複数の他の装置（１８ａ）〜（１８ｎ
）、例えば他のＣＰＵやデータ記憶装置などもバス（１
６）に接続可能である。ＶＭＥバス（１６）の目的は、
このバス（ｌ６）に接続された種々の装置（１２）、（
１３）、（１４）及び（１８ａ）〜（１８ｎ）等が従来
から周知のプロトコルに従って、他の装置の内部動作を
妨害することなく互いに相互通信可能にすることである
。ＶＭＥバス（ｌ６）上の装置（１２）〜（１４）は、
優先割込バス（２０）に接続されている。この優先割込
バス（２０）は、ＶＭＥバス（１６）のバックブレーン
信号線群内に設けられた４つの機能バスの中の１つであ
る。

優先割込バス（２０）を介して割込装置、即ち装置（ｌ
２）〜（１４）内の機能回路モジュールが割込要求を割
込ハンドラに送る。割込ハンドラは、装置内の他の機能
回路モジュールであって、割込要求に応じて割込要求を
した回路にステータス／ＩＤ（識別）データを要求する
。第１のデータ処理システム（１０）は、ハードウェア
割込装置を有しているが、割込によって周知の方法で呼
び出される割込サービス・ルーチンと呼ばれるソフトウ
エア・ルーチンも含んでいる。

第２のモジュール型データ処理システム（２２）は、Ｃ
ＰＵ　（２４）、データ記憶モジュール（２５）、人出
力コントローラ（２６）及び第２ＣＰＵ　（２７）を含
んでおり、これらは総てバックプレーン標準バス（２８
）に接続されている。

この第２のシステムのバス（２８）に関しては、ＡＮＳ
　Ｉ／ＩＥＥＥの１９８７年の標準８９６、ｌに記載さ
れており、このバスを本明細書ではフューチャーバスと
記す。ＶＭＥバス（１６）の場合と同様に、図示してい
ないが、他のＣＰＵや記憶装置等の複数の装置を更にフ
ューチャーバス（２８）に接続することも可能である。

フューチャーバス（２８）のバックプレーン信号線は、
アドレス／データ・バス（２９Ｌ調停バス（３０）及び
ユーティリティ・バス（３１）等の多くの機能バスを含
んでいる。ユーティリティ・バス（３１）は、電力供給
線と、モジュールが接続されるバックプレーン・バス上
の物理スロットの各々を識別する為の地理的アドレス線
を含んでいる。上述のフューチャーバスの仕様では割込
ハンドリング装置は定義されていないので、フューチャ
ーバス（２８）は、ＶＭＥバス（１６）上の優先割込バ
ス（２０）に対応する構造を持っていないことに留意さ
れたい。フューチャーバス（２８）では、イベント駆動
データをアドレス及びデータ項目を含むメッセージを他
の形式のデータと同じように転送することが出来る。

フューチャーバス（２８）上のモジュール装置（２４）
〜（２７）は、各々調停バス（３０）に接続されている
。ＶＭＥバス（１６）及びフューチャーバス（２８）の
ような標準バックプレーン・バスの目的は、多数のＣＰ
Ｕや他のモジュールを有する広範囲の資源をバスを介し
て共有することにある。これらの広範囲の資源の最も基
本的なものは、フューチャーバス（２８）のアドレス／
データ・バス（２９）か又はＶＭＥバス（１６）のデー
タ転送バスであって、これらのバスを介して他の総ての
資源がアクセスされる。フューチャーバス（２８）にお
いて、調停バス（３０）は、フューチャーバスの仕様で
決められたプロトコルに従って、接続されている各装置
がアドレス／データ・バス（２９）へアクセスする制御
権を許可する。通常、アドレス／データ・バス（２９）
の制御権は、バス（２９）に接続された他の装置への通
信路を要求するどの装置に対しても許可される。装置（
２４）〜（２７）のどの装置もフューチャーバス（２８
）の制御権を受けることが出来、この制御権が許可され
た装置はバス・マスクと呼ばれ、このバス・マスクが通
信する相手の装置はスレーブと呼ばれる。他の複数の装
置（３２ａ）、（３２ｂ）、・・・　（３２ｎ）は、ス
レープとしてのみ機能し得る。それゆえ、バス（１４）
に接続された装置群は、２つのグループに分けることが
出来る。即ち、データ転送を開始する為にはフューチャ
ーバス（２８）の制ｉｌｌ権を獲得してバス・マスクに
ならなければならない潜在的マスク装置群（２４）〜（
２７）と、スレーブとしてのみ機能し得るその他の装置
群（３２ａ）〜（３　２　ｎ）である。潜在的マスク装
置群（２４）〜（２７）は更に２つのクラスに分けるこ
とが出来る。即ち、例えばリアルタイム動作の処理の為
にバス（２８）に対して頻繁に又は緊急、にアクセスを
しなければならない優先装置群と、バス（２８）に対し
てそれほど緊急のアクセスを必要としない通常装置群と
がある。

２つ以上の潜在的マスク装置が同時にバスの制御権を得
ようとして競合状態となると、どの装置にバス（２８）
のアクセス権を与えるかを決める手段が必要になる。こ
の決定を行う処理は、調停と呼ばれ、バス調停ユニッ｝
（３４）によって実行される。このユニット（３４）は
、１つにまとまったユニットではなく、調停回路群（３
　４　ａ，ｂ，・・・，ｎ）としてバス（２８）に接続
されている複数の装置群（２４）〜（２７）に夫々配分
されている。即ち、これら調停回路群（３　４　ａ，ｂ
．・・・，ｎ）は、まとまってフューチャーバス（２８
）のバス調停ユニット（３４）を構成している。これら
バス調停回路群（３　４　ａ，　　ｂ，・・＋　　ｎ）
の各々は、固有の地理アドレス又は優先順位を含む関連
装置からバス・アクセス制御信号を受けると共に、調停
バス（３０）の制御線からの入力も受ける。この調停バ
ス（３０）の制御線からの入力は、バス（２８）に接続
された他の装置の動作条件を示すもので、これらの装置
の優先順位及びバス・アクセス要求信号を含んでいる。

バス調停回路群（３４）は、バス・アクセス要求の競合
を解決し、通常はアドレス／データ・バス（２９）を特
定の装置に割り当て、その装置がバス・マスクとなるの
を許可する。このバス・マスクとスレーブとの間のデー
タ交換処理は、非同期式のハンドシェーキング過程に基
づいて１ステップずつ実行される。バス・マスク（又は
スレーブ）装置は、スレープ（又はバス・マスク）装置
からの応答を受けるまでは別の装置との通信を続けるこ
とは出来ない。各応答のタイミングは、システム内の装
置の応答特性によって決まるもので、システム・クロッ
クによって決まるものではない。このような非同期通信
モードによって、システムを技術的に独立して扱うこと
が可能になる。ＶＭＥバス（１６）は、フューチャーバ
ス（２８）の場合と類似した調停回路群を含んでいるが
、ＶＭＥバスの調停回路群は、本発明の一部を構成する
ものではない． インタフェース回路（３６）は、標準バス（１６）及び
（２８）に接続された装置群が互いに通信する為の手段
を夫々具備している。イベント駆動信号、即ちＶＭＥバ
ス（１６）の優先割込バス（２０）からのハードウェア
割込信号は、インタフェース回路（３６）内の割込サブ
システム回路（３８）を介してフューチャーバス（２８
）に転送される。このインタフェース回路（３６）は、
バス調停ロジック（３４ｉｎｔ）も含んでいる。

調停制御 第２図は、第１図の調停回路群（３４ａ，ｂ，・・・，
ｎ）等に好適な調停回路（４０）の実施例のブロック図
である。フューチャーバス（３０）に接続されている各
潜在的マスク装置は、第２図の調停回路（４０）のよう
な回路を含んでいる。

これら調停回路には、割込サブシステムのバス調停ロジ
ック（３４ｉｎｔ）に違いがあるが、これに関しては後
述する。バス調停回路群（３　４　ａ，　　ｂ，・・・
，ｎ）は、フューチャーバス（２８）に対してバス・マ
スクとなってアクセス権を獲得しようと互いに競合し合
う。調停回路（４０）に関する以下の説明は、第１図の
調停バス（３０）に接続された各装置の中のバス調停回
路（３　４　ａ，　　ｂ，・・・，ｎ）に関しても一般
に成立する。しかし、図示した特定の装置と、同様のバ
ス調停ロジックを有する他の装置とを区別する為に、図
示した装置を「インスタント装置」と呼ぶことにする。

総ての潜在的マスク装置は、仮とえバス（２８）へのア
クセスを要求していなくてもあらゆる調停処理に参加す
る。この調停処理は、非同期で実行され、各潜在的マス
ク装置は、調停バス（３０）上の総ての潜在的装置に接
続されたステート・マシンによって制御される。このよ
うに総ての装置に接続されたステート・マシンを用いる
構成により、各ステート毎の遷移に応じて総ての潜在的
装置を適切に制御することが出来る。

調停バス（３０）のインタフェース信号線は、負論理、
即ち、バス（３０）の信号線のレベルが低い方が論理ｌ
を表す方式を採用しており、各信号線の電圧レベルは、
バス（３０）に接続された種々の潜在的マスク装置から
各信号線に印加された信号の論理和を表している。標準
的な動作の場合、バス信号線の論理信号名は「＊符号」
付で表され、信号レベルの低い方が論理１を意味してい
ることを表す。

調停バス（３０）の複数のインタフェース信号線ＡＢ　
（６，，Ｏ）　＊、ＡＣ＊、ＡＰ＊、ＡＱ＊、及びＡＲ
＊の各々は、バス（３０）から周知のオー７”　７　．
：１１レクタ出１［のバス・トランシーバ（４２）を介
して各潜在的マスク装置に接続されている。これらの各
信号線は、種々の潜在的マスク装置からその信号線に印
加された信号の論理和を表す信号を伝達する。信号ＡＢ
　（６．．０）＊は、調停数値を表している。バス（３
０）上のＩｎし合っている各装置は、従来の方法で内部
で発生した所定の調停数値信号ａｎ　（６．．Ｏ）を出
力する．この信号ａｎ（６．．Ｏ）は、信号ａｂ（６．
．Ｏ）＊としてバス・トランシーバ（４２）から信号線
（４３）を介して調停バス（３０）のＡＢＣ６．．０）
＊信号線に供給される。調停サイクルが終了すると、最
も優先順位の高い数値信号がＡＢ　（６．．０）＊信号
線上に残る。信号ａｎ６は、装１が優先クラスか又は通
常クラスの何れにあるかを示す信号であり、その装置が
出力した優先信号に応じて優先クラスの装置群によって
イネープルされる、通常クラスの装置群によってディセ
ーブルされる。通常モジュール群では、信号ａｎ（５．
．１）インスタント装置のバス・コネクタ（４４）上の
地理アドレス・ピン信号ＧＡ（４．．Ｏ）から導かれる
。他方、優先モジュールでは、信号ａｎ（５．．１）は
、同様に信号ＧＡ（４．．Ｏ）から導かれるか又は調停
回路（４０）の中で発生される。信号ａｎｏは、パリテ
ィ・ビットである。

調停回路（４０）は、調停ロジック（４６）、調停数値
セレクタ（４８）及びモジュール・サブシステム（５１
）に接続された制御ロジック（５０）を含んでいる。本
発明の上述の実施例では、第２図のモジュール・サブシ
ステム（５１）は、一般に、ＶＭＥバス（１６）を含み
、これによってデータ処理システム（１０）の動作を管
理している。調停数値セレクタ（４８）は、バス（２８
）上のインスタント装置の物理的な位置を表す信号群Ｇ
Ａ（４．．０）を受ける．従って、この信号ＧＡ（４．
．Ｏ）は、調停回路（４０）が存在する特定の装置に固
有の信号である。調停数値によって調停クラス内の各装
置の優先順位が決まる。優先信号は、その装置が優先ク
ラスの装置であることを表し、この優先信号が出力され
ると調停ロジック（４６）内の優先調停モードがイネー
ブルされる。

調停バス（３０）の調停条件信号Ａｃ＊の信号線（５２
）は、ある装置によって出力され、この装置がバスのア
クセスを要求していることをバス（３０）上の他の装置
群に知らせる。このＡＣ＊信号は、バス・トランシーバ
（４２）で再生され、信号線（５４）を介してＡＣ信号
として制御ロジック（５０）に供給される。フューチャ
ーバス（２８）のアクセスを要求する装置は、制御ロジ
ック（５０）の中で信号ａｃを信号線（５６）上に出力
させ、このａｃ信号が信号線（５２）のＡＣ＊信号と共
に対応するバス・トランシーバ（４０）のドライバに供
給される。このＡＣ＊信号線（５２）には二重の目的が
ある。調停期間中には、この信号線は、一般的な条件線
又は状態線として機能し、この信号ＡＣ＊がイネープル
されていればエラー条件の存在することを示す。他方、
調停処理中でない場合には、このＡＣ＊信号線は、バス
・アクセスの要求信号を送るのに使用される。

バス（３０）のＡＰ＊、ＡＱ＊、及びＡＲ＊のインタフ
ェース線は、フィルタ（５８）を介して夫／？ＡＰ　（
ｆ）、ＡＱ　（ｆ）及びＡＲ　（ｆ）として制御ロジッ
ク（５０）に供給される。ＡＰ＊、ＡＱ＊及びＡＲ＊の
信号は、調停に参加しているバス（３０）上の装置群の
中のステート・マシンを定義するのに用いられ、以下に
説明する一連の動作状態の中でその時点で有効な状態を
示す。これらの信号により、非同期型装置群間のハンド
シェーキングを達成し、調停処理中に於ける装置群の同
期動作を維持することが出来る。対応する装置の信号ａ
ｐ，ａｑ及びａｒは、制御ロジック（５０）から出力さ
れバス・トランシーバ（４２）を介してインクフェース
信号線ＡＰ＊、ＡＱ＊及びＡＲ＊に夫々送られる。

フィルタ（５８）は、ワイヤード・オアの信号線に発生
する問題を解決する。２以上の装置がバス・ラインを２
進の「１」に維持していて、これらのラインの中の１本
がｒＱ，に切換わった場合、そのライン内の電流の変化
によってスプリアス（偽）・パルスが発生することがあ
る。このスブリアス・パルスは、一般にワイヤード・オ
ア・グリッチとして周知であるが、このパルスによって
、そのライン以外のラインが「１」のままであるのに、
出力ラインの状態が「０」であると装置が誤認する原因
ともなり得る。このワイヤード・オア・グリッチの影響
は、各ラインに積分器及び闇値回路を設け、発生可能性
がある最も長いグリッチ又は一連のグリッチによっても
スイッチング・エラーが出力に生じないように構成すれ
ば克服することが可能である。

バス調停回路（４０）は、調停サイクルを実行する複数
のＲＳ双安定論理素子（フリップ・フロップ）を含んで
いる。この調停サイクルとは、フューチャーバスに接続
された装置のバス制御権の獲得及び調停の処理又は調停
プロトコルであり、どの装置が共有され、バス上の同じ
回路を有する他の装置群と競合しているかを検知して調
停する．制御権の獲得サイクルは、１から６まで番号付
けされた一連の動作を通じて装置群間で同期して実行さ
れる。この制御権の獲得の一連の動作は、動作１から順
次実行開始され動作３か又は動作６で終了する。動作３
又は６のどちらで終了するかは、そのサイクルの性質に
よって決まる。説明を明瞭にする為に、「＊」符号付の
負論理の信号名は、装置からバス（３０）上のバス・ト
ランシーバ（４２）へ送られる信号を表しており、正論
理の信号名は、バス・トランシーバ（４２）からその装
置が受ける信号、及びワイヤード・オア構成に起因して
実際に発生する信号を表している。この表記法により、
例えばバス・トランシーバ（４２）で起こる信号名の変
更に関する混乱を避けている。

即ち、調停ロジック（４６）への入力信号ＡＢ（６．．
Ｏ）　＊は、信号ＡＢ　（６，．０）となり、調停ロジ
ック（４６）の出力信号ａｂ（６．．０）は、調停バス
（３０）上では信号ＡＢ　（６．．Ｏ）＊となる。調停
バス（３０）のワイヤード・オア構成により、競合する
装置群はどの装置が最も調停数値が高い（優先順位が高
い）かを判断することが出来る。

調停サイクルが開始する以前に、バス（３０）の制御権
を有するモジュール、即ちその時点のバス・マスクは、
調停数値ａｎ（６．．Ｏ）を調停バス（２８）の信号線
ａ　ｂ　（６．．Ｏ）　＊に夫々供給する。そして、総
ての装置群が動作ｌの状態に入る。

バス（３０）に接続されているどの潜在的マスク装置も
、バス（３０）へのアクセス、即ち、通常のクラスの制
限から開放される為の調停サイクルを開始することが出
来る。インタフェース回路（３６）の割込サブシステム
（３８）は、バス（３０）を介して割込メッセージを転
送する調停サイクルを開始することが出来る。調停サイ
クルを開始する前に、潜在的マスク装置は、モジュール
・サブシステム（５１）からのバス要求信号に応じて、
信号線（５６）上のａＣ＊信号をイネーブルするが、も
しその装置が通常クラスの制限によって禁止状態ならば
、このａＣ＊信号は禁止される。

制御動作の同期 バス（３０）に接続された非同期装置群の動作を同期さ
せる処理は、各装置内の調停回路（５０）によってバス
（３０）を介して集約的に実行される。このハンドシエ
ーキング動作に参加している各装置は、自身の変数信号
ａｐ，ａｑ及びａｒを制御する。

ハス（３０）の信号ＡＰ＊、ＡＱ＊及びＡＲ＊は、調停
動作中の装置群に配置されたステート・マシンを構成す
る為に使用される。

動作１ 先ず最初に、総ての装置の信号ａｆ）％ａ（ｌ及びａｒ
を（即ち、バス上の信号ＡＰ＊、ＡＱ＊及びＡＲ＊も）
夫々０、０及び１に設定し、これらの装置群が動作ｌの
状態にあることを示す。

この動作１のサイクルが開始されるのは、バスの制御権
を要求する装置（１Ｍ停処理自身への参加を禁止されて
いる通常モジュールを含む）がａｐ＊信号を出力し、他
の総てのモジュール群に制御権の獲得サイクルが開始し
たことを知らせる。バス上の他のモジュール群は、ＡＰ
＊信号を検出すると、自身のａｐ＊信号を出力する。こ
の制御櫓の獲得サイクルに参加している総ての装置（モ
ジュール）群は、この時点のバス・マスクの調停数値を
記憶する。バスに対して競合しており且つ通常クラスの
制限による禁止状態ではないモジュールは、ａＣ＊信号
を出力して（動作２の期間中の）他のモジュール群に、
現在の動作が調停サイクルであって通常クラスの制限を
開放するサイクルではないことを指示する。競合する装
置群は、例えばシステムの起動時やリセット時などでは
、ＡＢ（６．．０）＊信号の総てが開放状態であること
を検知して、その時点ではバス・マスクが存在しないこ
とも記憶し得る。バスに対して調停をする必要のないモ
ジュール、通常のプロトコルによって禁止状態のモジュ
ール及び現在のバス・マスタは、ａｃ＊信号を出力しな
い。バスに要求するモジュールが存在しない場合には、
ＡＣ＊の信号線は開放状態に設定され、これらのモジュ
ール群は、調停サイクルではなく、通常の制限を開放す
る為の動作（動作２）に入ることが示される。

各装置が動作１で競合したとき、ａｒ＊信号が夫々開放
状態（ディセーブル）になる。最後の装置がａｒ＊信号
をディセーブルすると、バス上の対応するＡＲ＊の信号
線が開放状態になり、総ての装置群がａｑ＊信号をイネ
ーブルして動作２が開始される。

動作２ 総ての装置群は、ＡＣ＊信号線を確認する。ＡＣ＊信号
線が開放状態（ディセーブル状態）ならば、装置群は、
総て通常の制限の開放動作（動作２）が開始され、この
動作が動作３で終了すべきことを記憶する。通常の制限
によって禁止状態にあった総ての装置は、自身の禁止状
態を開放し、後述する動作３が完了した後にバス要求を
開始する。

ＡＣ＊信号がイネーブル状態ならば、総ての装置群は、
調停動作が実行されており、その処理が動作６の終了時
点で完了すべきことを記憶する。

制御ロジック（５０）は、競合信号を出力し、更に、現
在のバス・マスクの調停ロジック（４６）は、バス（３
０）に対して競合状態でなければ、ＡＢ　（６．．Ｏ）
＊の信号線から調停数値を除去する。他方、競合状態の
総てのモジュールは、夫々の調停数値ａｎ（６．．０）
をａｂ（６．．Ｏ）の信号線に印加する。競合信号を出
力した後、制御ロジック（５０）は、調停ロジック（４
６）の準備が整うまで所定時間待機する。動作４の期間
中にも継続し得るこの待機時間中、ａｎ（６．．Ｏ）の
何れかのビットａｎ（ｎ）が「０」で、他方ＡＢ（６．
．Ｏ）＊の対応する信号線ＡＢ　（ｎ）＊が「１」の場
合には、それ以下の総てのビットａｎ（ｎ−１）からａ
ｎ　（０）までが、調停ロジ・冫ク（４６）によって夫
々デイセーブルされる。この待機時間の遅延後、競合に
勝った装置は、信号ａｂ　（６．，Ｏ）のイネーブル状
態を維持し、負けた装置は、自身のａｂ（６．．０）の
２以上の信号をディセーブルする。　各装置が上述の動
作２を完了すると、ａｐ＊信号が開放（デイセープル）
状態となり、最後の装置のａｐ＊信号が開放されると、
ＡＰ＊の信号状態が変化する。総ての装置がＡＰ＊信号
の状態変化に応じてａｒ＊信号をイネーブルし動作３を
開始する。

動作３ この動作３では、何ら新しい処理は開始されない。各モ
ジュールの次の動作は、動作１か又は動作４であるが、
これは、通常の制限の開放サイクルか又は調停サイクル
の何れが動作３で実行されるかによって決まる。調停サ
イクルの場合、調停ロジックの準備が動作３の期間中継
続される。通常制限の開放サイクルの場合、この動作３
で処理が終了する。各装置が動作３を完了するにつれ、
ａｑ＊信号が開放状態となり、総てのモジュールがＡＱ
＊信号の開放状態を検出すると、同期信号線ＡＰ＊、Ａ
Ｑ＊及びＡＲ＊は、静止状態の値（０，０．１）に夫々
戻る。この時点で、上述の３つの動作の各々において実
行された結果に応じて、モジュール群は、動作１に入っ
て新たな制御権の獲得サイクルを開始するか、又は動作
４に入る。動作４に入ると、同期信号の順序は、動作１
〜３の順序と同じであり、動作４、５及び６は、夫々動
作ｌ、２及び３に対応している。動作６の終了時点で、
モジュール群は常に静止状態に戻ることになる。

動作４ 動作２で調停ロジック（４６）の時間計測を開始した各
装置は、動作４の終了以前に調停数値のバス信号線ＡＢ
　（６．．Ｏ）＊の準備の為に調停ロジック（４６）の
調停遅延期間を終了する。この処理が終わり、インスタ
ント装置が競合調停の勝者になると、調停ロジック（４
６）は勝／負信号を出力し、制御ロジック（５０）に供
給する。この勝／負信号は、インスタント装置の調停数
値が、調停バス（３０）のＡＢ　（６．．０）＊の信号
線上でイネーブル状態か否かを示している．調停ロジッ
ク（４６）には組合わせ論理回路が組み込まれ、帰還路
を持たないので、調停信号線ａｂ（６．．Ｏ）上の調停
数値は、その時点で供給されている信号のみによって決
まり、過去のイベントの状態には関係がな《、どの装置
が最も高い調停数値（優先順位）を有するかを判断出来
る。

バス（３０）に対して競合していないモジュール群は、
直ちに動作４を抜け出ても良いが、動作５に先立って、
エラー検知ロジックを有する装置の場合には、エラーの
検知動作を実行し、エラーを検知した装置は、ａＣ＊信
号を発生する。エラーを検知しなかった装置は、ａＣ＊
信号をデイセ一ブルする。

動作５ 現在、バス・マスクが存在しないと動作２で判断される
と、調停動作に参加している総ての装置群は、動作５を
開始する。現在のバス・マスクが存在する場合には、そ
のバス・マスク装置は、他のマスク装置にバスを開放す
る準備が出来ると、動作５を開始する。

競合している装置群が、この動作５の最初で調停の結果
の勝敗を検知する。即ち、バス信号線ＡＢ　（６．．Ｏ
）＊上の調停数値と同じ値を有するモジュールが調停に
勝ち、バス・マスク装置となる。

装置群は、ＡＢ　（６．．Ｏ）　＊内容を記憶すること
により、次のバス・マスクの識別データを記憶したり、
又は割込メッセージを記録したり出来る。

総てのモジュールは、動作５の期間中に調停に関する有
効性のチェックを実行する。調停に参加している装置群
は、調停信号線の信号が奇数パリティか又は無効を表す
偶数バリテイかをチェックする。選択されたバス・マス
ク及び割込サブシステム（３８）以外の競合モジュール
群は、調停線上の数値が自身の調停数値を超えているか
否かをチェックし、超えていなければ、その数値を無効
とする。

モジュールが無効を検知するか、又はそのモジュールが
バスを使用する必要がないならば、そのモジュールが緊
急メッセージ又はインタフェース回路（３６）の割込サ
ブシステム（３８）から割込メッセージを送った時に、
ａＣ＊信号を出力して総ての装置群にこの動作の完了を
知らせ、そうでなければ、そのモジュールは、バス・マ
スクカバスを開放するまで待機する。しかし、例えば初
期化のような場合には、バス・マスクが存在しないこと
があり、競合装置群は、動作１の前に調停線が総て開放
状態であることを検知し、この場合には、選択されたバ
ス・マスクが動作５を終了させる。

調停に参加しておらず、バス・マスクの制御の終了を待
っている装置でも、例えば、割込サブシステムがフュー
チャーバスを通じて割込メッセージを送る必要が生じた
時などには、緊急にバスを制御する必要が生じることが
ある。信号線ＡＢ（６．．Ｏ）＊の値より高い調停数値
（例えば割込メッセージ）を有する優先装置は、選択さ
れているバス・マスクに代わって、ａｃ＊信号をイネー
プルして再調停サイクルを強制的に実行させることが出
来る。これは、無効と同様に、以前の調停処理を取り消
す効果がある。この場合無効にされた最高の調停数を有
する競合装置は、割込サブシステム（３８）がバスを介
して割込メッセージを転送しなければ、次の調停処理で
バス・マスクに選ばれことになろう。

動作６ 装置群は総て、Ａｃｔのバス信号線をチェックする。Ａ
ｃｔ線が開放状態であれば、この動作６のサイクルは、
バスの制御権の通常のハンドオーバ（委譲）で完了する
。即ち、制御ロジック（５０）からのハンドオーバ信号
に応じて、総ての装置は、並列プロトコルによって残っ
たインターロツクを取り消し、動作５でＡＢ　（６．．
Ｏ）＊信号線に生じた調停数値を有する潜在的マスク装
置へと現在のバス・マスクからバスの制御権が転送され
る。このようなインターロックの一例は、第１及び第２
ＣＰＵが共通のデータ記憶セグメントに対して読み出し
一修正一書込みの動作を実行する際に第Ｉ　ＣＰＵによ
って第２ＣＰＵに課されたインターロックである。競合
の調停で負けた裂置は、ＡＢ　（６．．Ｏ）＊信号線か
ら自身の調停数値を除去する。

ＡＣ＊信号が出力されると、この動作６のサイクルが中
断され、その時点のバス・マスクが自身の調停数値をＡ
Ｂ　（６．．Ｏ）＊信号線上に再供給し、他方、他の装
置群は自身の調停数値を除去する。

第３図は、第１図のインタフェース回路（３６）に関す
る部分を更に詳細に示したブロック図であるり、以下第
１図及び第３図を参照して説明する。

ハードウエア割込信号がフューチャーバス（２８）を介
してフューチャーバス・プロトコルの調停緊急メッセー
ジ機能によって転送される。インクフエース回路（３６
）のバス調停回路（３４ｉｎｔ）は、２つのバスに平行
して配置され、インタフェース回路（３６）で制御され
るデータ転送バス（６０ｖ）及び（６０ｆ）を管理する
。従って、インタフェース回路（３６）又はバス（６２
）を介してＶＭＥバス（１６）から受けた割込メッセー
ジを、バス（６４）を介してフューチャーバス（２８）
へ送ることが可能である。これに対し、割込サブシステ
ム（３日）内のレジスタは、割込回路＜３６）を介して
ソフトウエアによってアクセスされている。

割込サブシステム（３８）は、ＶＭＥバス（１６）の優
先割込バス（２０）からバス（６２）を介してハードウ
エア割込信号ＩＲＱ１〜７を受けると共に、インタフェ
ース回路（３６）からの割込信号も受ける。後者の割込
信号は、ＶＭＥバス（ｌ６）及びフューチャーバス（２
８）間のデータ転送動作に関係している。割込サブシス
テム（３日）は、複数の割込信号源、．即ち本発明の実
施例では１９の割込信号源を、対応する割込クラスにグ
ループ分けする。これら各割込クラスは、所定の優先順
位に対応する数値メッセージを有する。数値メッセージ
信号ｍｎ　（４．．Ｏ）は、割込サブシステム（３８）
からＭＰＸ　（メッセージ・マルチプレクサ）（６６）
へ供給される。このＭＰＸ（６６）は、第２図の調停数
値セレクタ（４８）に対応している。異なる割込源から
の多数の割込信号を１つのクラスの中に入れられるが、
この割込クラスに対応する１つのメッセージのみが割込
サブシステム（３８）によってフューチャーバス（２日
）に送られる。

バス調停ユニッｌ−（３４）は、フューチャーバス（２
８）上の装置群間の競合の調停に用いられるだけでなく
、インタフェース回路（３６）の調停ユニット（３４ｉ
ｎｔ）を通じて調停バス（３０）と交差してイベントを
転送するのにも使用可能である。割込信号をフューチャ
ーバス（２日）と交差して転送する為に、ＶＭＥバス（
２０）からの割込信号源及びインタフェース回路（３６
）上で発生した割込信号源は、データ／アドレス・バス
（２９）の使用権の調停をする為に調停バス（３０）上
の装置で用いられる調停数値を超える数値メッセージに
変換される。イベント駆動信号の発生、即ち割込が発生
したことをフューチャーバスに知らせる必要が生じた時
、割込サブシステム（３８）は、信号線（６８）上にメ
ッセージ要求信号ＭＥＳＲＥＱを出力してバス調停サイ
クルを開始する。このメッセージ要求信号は、潜在的マ
スク装置が出力したバス要求信号に対応する信号である
。制御ロジック（７０）は、第２図の制御ロジック（５
０）に対応しており、信号線（７２）上にＭＥＳＳＭＵ
Ｘ信号を出力してＭＰＸ（６６）を制御する。こ（７）
ＭＥＳＳＭＵＸ信号に応じて、ＭＰＸ　（６６）は、数
値メッセージ信号ｍｎ　（４．．Ｏ）をバス（７４）を
介して調停ロジック（７６）へ供給するが、他方、フュ
ーチャーバスのバックパネルのバス・コネクク（７Ｂ）
からの信号ＧＡ　（４．．Ｏ）は禁止されている。従っ
て、この調停ロジック（７６）は、インタフェース回路
（３６）に割り当てられた調停数値の代わりに、割込サ
ブシステム（３８）からの割込数値メッセージをバス（
７４）のａｎ（６．．０）として受ける。

制御ロジック（７０）は、信号線（８０）を介してＣＯ
ＭＰＥＴＥ信号を調停ロジック（７６）へ送り、上述の
同期制御方式で調停動作を開始させ、更に、信号線（８
２）を介して肯定信号ＭＥＳＳＡＧＥを割込サブシステ
ム（３８）に送り、割込メッセージがフューチャーバス
のインクフェースに送られていることを通知する。割込
サブシステム（３８）は、調停バス（３０）上の他の割
込サブシステムがもっと優先順位の高い数値メッセージ
を出力しない限り、この調停で勝ち、そしてフューチャ
ーバス上の総ての装置が、調停バス（３０）上の調停数
値ＡＢ　（６．．Ｏ）＊として発生した割込メッセージ
を受け取る。調停ロジック（７６）は、信号線（８４）
を介して信号ＷＩＮＮＥＲを制御ロジック（７０）に送
る（この信号は、第２図の勝／負信号に対応している）
。しかし、割込サブシステム（３８）は、調停で勝った
後バスの制御権を獲得せずに、動作４及び動作５に関し
て説明したように、バスを開放する。

第４図は、第３図の割込サブシステム（３８）の構成を
更に詳細に示したブロック図である。第４図では、１つ
の代表的な割込信号ＴＯＤ／ＴＴＭＥＲに関連した論理
回路群を示している。説明を明瞭にする為に、第４図で
はレジスタ群に関して１個の双安定素子として説明する
が、複数の割込信号の為の論理回路は、第４図に示した
論理回路構成に限定されず、多数ビットのレジスタ群を
用いて構成し得ることに留意されたい。

ＴＯＤ／ＴＩＭＥＲ割込信号は、割込マスク・レジスタ
（１０４）からの適当なビット信号と共にアンド・ゲー
｝（１０２）に人力される。入力端（１００）からのこ
の割込信号は、割込マスク・レジスタ（１０４）により
アンド・ゲート（１０２）がイネーブルされていれば、
優先グルーピング・ロジック（１０６）及び割込ペンデ
ィング状態レジスタ（１０８）に供給される。レジスタ
（１０４）及び（１０Ｂ）のような割込レジスタは、ハ
ードウエア・インタフェース素子として機能し、当該分
野では周知の技術に従ってハードウエア割込を行うシス
テム・ソフトウエア・ルーチンと接続している。割込マ
スク・レジスタ（１０４）は、ソフトウエアによる制御
が可能で、インタフェース回路（３６）からバス（１１
０）を介して入力信号を受ける。この入力信号に応じて
、アンド・ゲート（１０２）のようなアンド・ゲートを
イネーブルして割込信号を選択する。割込ペンディング
状態レジスタ（１０Ｂ）の出力信号は、インタフェース
回路（３６）に供給されると共に、割込マスクレジスタ
（１０４）の入力端に帰還されて、アンド・ゲート（１
０２）をイネーブルするマスク・レジスタ・ビットをリ
セットし、更にセント・リセット・レジスタ（１１４）
の一方の入力端にも供給される。

優先グルーピング・ロジック（１０６）は、ＴＯＤ／Ｔ
ＩＭＥＲ割込信号を受けると共に、他の割込源からの信
号を信号線（１１６）を介して受けるオア・ゲート構造
になっている。このグル−ピング・ロジック（１０６）
は、複数の割込源を複数の論理グループにまとめる機能
を持つ。例えば、バスのバリティ・エラーに関連してい
る総ての割込は、１つの出力信号にまとめることが可能
であり、この代表的な例としてオア・ゲート（１１Ｂ）
で示している。あるいは、ＴＯＤ／ＴＩＭＥＲ信号のよ
うな単一の入力信号でも出力信号を発生し得る．特定の
割込メッセージを転送する要求を表す信号ビット、即ち
、この実施例のＴＯＤ／ＴＩＭＥＲ割込信号は、優先グ
ルーピング・ロジック（１０６）から信号線（１２０）
に出力され、アンド・ゲート（１２２）の一方の入力端
に供給される。ディセーブルされているセント・レジス
タ（１２４）の出力は、インバータ（１２６）を介して
アンド・ゲート（１２２）の他方の入力端に供給され、
アンド・ゲー｝（１２２）をイネーブルし、このアンド
・ゲート（１２２）の出力信号はトランスペアレント・
ラッチ（１２Ｂ）を介して優先エンコーダ回路（１３０
）の入力端に供給される。優先エンコーダ回路（１３０
）は、複数の割込ビット信号を受け、最も高い所定の優
先順位を有する入力ビットＩｔ号に対応した割込数値メ
ッセージｍ　ｎ　（　４　．．　Ｏ　）を発生する。こ
の数値メッセージｍｎ　（４．．Ｏ）は、バス（１３２
）を介してマルチプレクサ（６６）に供給され、この数
値メッセージｍｎ　（４．．０）の発生と同時に優先エ
ンコーダ回路（１３０）に入力された割込ビット信号の
論理和を取ったメッセージ要求信号ＭＥＳＲＥＱを信号
線（６日）を介して調停バス制御ロジック（７０）に送
る。数値メッセージｍｎ　（４．．Ｏ）は、デコーダ回
路（１３４）に供給され、セント・レジスタ・ラッチ・
ビット信号に変換され信号線（１３６）上に出力される
。このセント・レジスタ・ラッチ・ビット信号は、優先
エンコーダ回路（１３０）の数値メッセージをイネーブ
ルした割込ビット信号に対応している。このセント・レ
ジスタ・ラッチ・ビット信号はオア・ゲート（１３８）
を介してセント・レジスタ（１２４）をイネーブルし、
このセント・レジスタ（１２４）のイネーブル出力によ
り、信号線（１４０）及びオア・ゲート（１３８）を介
してレジスタ（１２４）をラッチすると共にアンド・ゲ
ート（１２２）ディセーブルして現在の割込が更新され
ないようにする。しかし、バス（１３２）上の割込メッ
セージを維持する為に、調停制御ロジック（７０）から
信号線（８２）を介して送られるＭＥＳＳＡＧＥ信号の
前縁により、割込メッセージがバス（３０）を介して送
られている（バスの競合が進行している）ことが指示さ
れると共に、ラッチ回路（１２８）に割込ビット信号が
ラッチされる。ＭＥＳＳＡＧＥ信号がディセーブルされ
ると、バス（３０）を介して割込メッセージの転送が完
了したことが示され、ＭＥＳＳＡＧＥ信号の後縁でセン
ト・レジスタ（１２４）がリセットされ、ラッチ回路（
１２８）もディセーブルされる。セント・レジスタ（１
２４）は、セント・リセット・レジスタ（１１４）から
信号線（１４２）を介して供給される信号によりリセッ
トされ、アンド・ゲート（１２２）が別の割込信号を発
生出来る条件が整う。セント・リセット・レジスタ（１
１４）は、イネーブル入力端（１４４）を介してソフト
ウエア制御が可能であり、割込メッセージの送出に対し
て応答し得る。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。

［発明の効果］ 本発明によれば、優先割込バスを含む第１バックプレー
ン・バスと、優先割込バスを持たず、調停バスを含む第
２バックプレーン・バスとの間に接続されるインタフェ
ース装置において、第１バックプレーン・バスからの割
込信号に応じて、第２バックプレーン・バスに接続され
た装置群より高い優先順位の割込メッセージを第２バッ
クプレーン・バス内の調停バスに出力することにより、
割込バスを持たない第２バックプレーン・バス上の装置
群に対しても、簡単な構成で効果的に割込動作を実行す
ることが可能になる。

【図面の簡単な説明】

第１図は、本発明の好適実施例のシステム構成を示すブ
ロック図、第２図は、第１図のフューチャーバス内の調
停回路の構成を示すブロック図、第３図は、第１図のイ
ンタフェース回路の構成を示すブロック図、第４図は、
第３図の割込サブシステムの構成を示すブロック図であ
る。 （１６）はＶＭＥバス（第１バックプレーン・バス）、
（２０）は優先割込バス、（２８）はフューチャーバス
（第２バックプレーン・バス）、（３０）は調停バス、
（３６）はインタフェース回路、（３４ｉｎｔ）は調停
制御手段、（３８）は割込サブシステム（割込メッセー
ジ発生手段）である。

Claims (1)

1. 【特許請求の範囲】 第１データ処理システム内の複数の装置に接続され、優
   先割込バスを含む第１バックプレーン・バスと、第２デ
   ータ処理システム内の複数の装置に接続され、調停バス
   を含む第２バックプレーン・バスとの間に接続されたイ
   ンタフェース装置において、 上記優先割込バスからの割込信号に応じて、上記第２バ
   ックプレーン・バスに接続された上記複数の装置より優
   先順位の高い割込メッセージを発生する割込メッセージ
   発生手段と、 上記第２バックプレーン・バスの調停動作中に、上記割
   込メッセージを上記調停バスに出力して該調停バスの制
   御権を獲得し、上記第２バックプレーン・バスを介して
   上記割込メッセージを上記第２データ処理システム内の
   上記複数の装置に転送させる調停制御手段とを具えるこ
   とを特徴とするインタフェース装置。