JP2802091B2 - 割込ベクタ制御方式 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 I.実施例と第１図との対応関係 II.実施例の構成 III.実施例の動作 （ｉ）割込ベクタフェッチサイクル （ii）割込レベル出力回路 （iii）割込ベクタ出力回路 IV.実施例のまとめ V.発明の変形態様 発明の効果 〔概 要〕 情報処理装置における割込ベクタ制御方式の改良に関
する。

割込レベルが同一に設定された複数の割込要求装置の
うちの１つの割込要求装置から割込ベクタを割込処理装
置へ送出する際の割込ベクタの送出に要する時間の短縮
を図ることを目的とし、 割込レベルが同一に設定された複数の割込要求装置
（第２処理装置）のうちの１つの割込要求装置から割込
ベクタを割込処理装置（第１処理装置）へ送出して前記
１つの割込要求装置の割込要求の処理を行うに際して、
割込要求を出した割込レベル同一の複数の割込要求装置
からの割込要求を割込処理装置で受け付けたとき、割込
処理装置から応答信号及び割込レベルデータを割込要求
装置へ返送し、応答信号に応答した各割込要求装置で割
込要求中であることを示す検出信号を発生すると共に、
各割込要求装置で自装置の検出信号及び自装置以外から
の検出信号と返送されて来た割込レベルデータとから自
装置の割り込みの優先順位を判定して優先順位が最高順
位にある割込要求装置が割込ベクタを割込処理装置へ送
出するように構成した。

〔産業上の利用分野〕

本発明は、情報処理装置における割込ベクタ制御方式
の改良に関する。

〔従来の技術〕

処理装置と複数の入出力制御装置とを共通バスで接続
する情報処理装置では、複雑なバス制御が行なわれてい
る。

第５図は、従来の情報処理装置の構成を示す。図にお
いて、この情報処理装置は、処理装置510,n個の入出力
制御装置551₁,551₂,…,551_nを具えている。処理装置510
と入出力制御装置551のそれぞれは互いに接続されると
共に、３つのバス581,583および585に接続されている。

処理装置510は、プロセッサ211と割込ハンドラ513を
具えている。プロセッサ211と割込ハンドラ213は接続さ
れている。

以下、この情報処理装置における割り込みの手順を説
明する。動作のタイミングを第６図に示す。第６図にお
いて論理レベル“1"は信号の出力状態、論理レベル“0"
は信号の停止状態である。

例えば入出力制御装置551₁から割り込み要求が発生す
ると、この割り込み要求（IRQ）信号271は、プロセッサ
211に供給される（第６図（ｄ）参照）。IRQ信号271の
受信に応じてプロセッサ211は、割込先のアドレス（割
込ベクタ）を要求するベクタフェッチ要求（PUIV）信号
221（第６図（ａ）参照）および割込可能なレベルを通
知する割込レベルデータ223を割込ハンドラ513に出力す
る。

割込ハンドラ513は、PUIV信号221に応じてプロセッサ
211が割込ベクタを要求していることを知り、割込ベク
タをプロセッサ211に供給する処理（割込ベクタフェッ
チサイクル）を開始する。

割込ハンドラ513は、バス581にプロセッサ211が出力
する割込レベルデータを出力する（第６図（ｅ）参
照）。また、割込応答（IACK）信号575（第６図（ｆ）
参照）およびアドレスストローブ（ADS）信号577（第６
図（ｇ）参照）をｎ個の入出力制御装置551に対して出
力する。

IRQ信号271を出力する入出力制御装置551₁は、IACK信
号575によって割り込みベクタフェッチサイクルである
ことを知り、バス581から割込レベルデータを読み込
む。ここで、自装置から出力しているIRQ信号271の割込
レベルとバス581から供給される割込可能なレベルが一
致するかを比較判定する。

自装置の割込レベルと割込レベルデータから得られる
割込レベルが一致しなければ割込フェッチサイクルは終
了する。

また、複数の入出力制御装置551を具えるシステム
は、同じ割込レベルの入出力制御装置551を複数有し、
それらの間では優先順位をつけて使い分けている。

プロセッサ211から供給される割込レベルと自装置の
割込レベルが一致すると、同じ割込レベルの入出力制御
装置551間における優先順位の比較判定を行なう。

例えばバス583はA8〜A15の８個のアドレスに対応する
バスであり、同じ割込レベルの８個の入出力制御装置55
1に対応している。通常、入出力制御装置551は自装置に
対応するバス583を論理レベル“1"で保持しており、ADS
信号577を受信すると、これを論理レベル“0"に切り換
える。

この論理レベル“0"をバス583に保持する入出力制御
装置551の間で優先順位の高いものが割り込みを受け付
けられる。

自装置の優先順位が低ければ割込フェッチサイクルは
終了する。

割込ハンドラ513は、一定時間の間バス583を監視し、
論理レベル“0"を検出するとバス583に接続される入出
力制御装置551からの割り込み処理を行なうために割込
ベクタの送出を要求するデータストローブ（DTS）信号5
79を出力する（第６図（ｉ）参照）。

入出力制御装置551₁は、自装置の優先順位が最も高け
れば、割込ベクタ送出の権利を得、DST信号579に応じて
バス585に割込先を示す割込ベクタを出力する（第６図
（ｋ）参照）。また、割込ベクタの出力に応じてアクセ
ス応答（ACK）信号273を出力する。。

割込ハンドラ513は、ACK信号273を受信すると、バス5
85から割込ベクタを得、プロセッサ211に対してアクセ
ス応答（DTACK）信号を出力すると共に、プロセスバス2
27を介してプロセッサ211に割込ベクタを出力する。ま
た、各入出力制御装置551に対して出力している各種の
信号を停止する。

ここで、ベクタフェッチサイクルが終了し、プロセッ
サ211は割込ベクタに示されるアドレスに割り込みを行
なう。

上述した例では、バス583に割込レベルが等しい装置
を最大８個まで接続した例であるが同じ割込レベルの入
出力制御装置551が９個以上具えられ、バスに割り当て
られない入出力制御装置551が割り込み要求する場合を
第７図に示す。

このような場合には、ADS信号577が出力されてもバス
583に接続される入出力制御装置551の何れもバス583を
論理レベル“0"に切り換えない。

従って、割込ハンドラ513はバス583を監視する一定時
間が経過すると、バス583に接続される入出力制御装置5
51の何れからも割込ベクタが応答されないことを知り、
替わりに固定ベクタをプロセッサ211に出力する。固定
ベクタとは、割込ハンドラ513に保持され、例えばIRQ信
号271を受信したにも関わらず割込ベクタが供給されな
い場合に割込先を供給するものである。

プロセッサ211は固定ベクタを受信すると、固定ベク
タにしたがって割り込みを行なう。

このようにして、割り込み要求に対する処理を制御し
ていた。

〔発明が解決しようとする課題〕

ところで、上述した従来の割込ベクタ制御方式にあっ
ては、割込ハンドラ513は優先順位の判定のために一定
時間の間信号を監視する必要があり、そのための回路が
必要であった。また、割込発生割込ベクタの応答まで、
バス制御手順が複雑なためベクタフェッチサイクルに時
間がかかり、回路規模も大きくなるという問題点があっ
た。

本発明は、このような点にかんがみて創作されたもの
であり、割込レベルが同一に設定された複数の第２処理
装置のうちの１つの第２処理装置から割込ベクタを第１
処理装置へ送出する際の割込ベクタの送出に要する時間
を短縮し得る割込ベクタ制御方式を提供することを目的
としている。

〔課題を解決するための手段〕

（ｉ）請求項１記載の発明 第１図は、請求項１記載の発明の割込ベクタ制御方式
の原理ブロック図である。

図において、割り込みを受け付ける第１処理装置111
に割込信号を出力する複数の第２処理装置113を接続
し、複数の割込信号を前記第１処理装置111で受け付け
た後そのうちの１つの割込信号に係る割込処理を行うに
際して、前記第２処理装置113から前記割込信号を受け
付けたとき、これらの割込信号に対して割込レベルデー
タ及び前記受け付けを示す応答信号を前記複数の第２処
理装置113に出力することを要する割込ベクタ制御方式
の第２処理装置を次のように構成したことを特徴とす
る。

前記第２処理装置113のそれぞれを、 前記第１処理装置111から受け取った前記割込レベル
データ対応の割込レベルにあるとき、前記第１処理装置
111から受け取った前記応答信号に応答して前記割込信
号を出力した前記第２処理装置113のうちの１つである
ことを示す検出信号を出力し、該検出信号及び自装置以
外からの検出信号から自装置の割り込みの優先順位の判
定を行う判定手段118と、 該判定手段118から判定結果を受け取った後に、当該
判定結果が最高位であれば、割込先を示す割込ベクタを
前記第１処理装置111に出力する割込ベクタ出力手段119
とを具えて構成した。

（ii）請求項２記載の発明 前記請求項１記載の割込ベクタ制御方式の前記第１処
理装置111に、前記割込ベクタが供給されない場合の割
込先を示す所定の値を保持すると共に、前記割込ベクタ
が供給されなければセットされるフラグを有し、前記フ
ラグがセットされれば、前記割込ベクタに替えて前記所
定の値を前記割込先として割込処理を実行するように構
成したことを特徴とする。

（iii）請求項３記載の発明 請求項１記載の割込ベクタ制御方式の前記第２処理装
置113のそれぞれに、前記割込先の初期値を保持し、前
記割込先が未定の場合に、前記初期値を前記割込ベクタ
に設定するように構成したことを特徴とする。

〔作 用〕

（ｉ）請求項１記載の発明 割込レベルが同一に設定された複数の第２処理装置11
3のうちの割込みを要求する複数の処理装置113から割込
信号が第１処理装置111に出力される。

その割込信号が第１処理装置111で受け付けられる
と、第１処理装置111から応答信号及び割込レベルデー
タが第１処理装置111の出力手段117から複数の第２処理
装置113に返送される。

割込信号を出力した第２処理装置113の各々の判定手
段118で、第１処理装置111から受け取った割込レベルデ
ータ対応の割込レベルにあるとの判定をしたとき、第１
処理装置111から受け取った応答信号に応答して割込信
号を出力した第２処理装置であることを示す検出信号を
出力する。

検出信号を出力した第２処理装置113では、また、自
装置が出力した検出信号と検出信号を出力して来る第２
処理装置113のその検出信号とに応答して自装置の割り
込みの優先順位を判定する。

そして、優先順位の判定が為された後、判定結果が最
高位の優先順位を示している第２処理装置の割込ベクタ
出力手段119が、第１処理装置111に対して割込ベクタを
出力する。

請求項１記載の発明によれば、従来のように、第２処
理装置からの応答を監視する必要がないから、割込レベ
ルが同一に設定された複数の第２処理装置のうちの１つ
の第２処理装置から割込ベクタを第１処理装置へ送出す
る際の割込ベクタの送出に要する時間を短縮するのに役
立つ。また、監視に要する回路を設ける必要性が無くな
るので、回路の簡易化に寄与する。

（ii）請求項２記載の発明 請求項２記載の発明は、請求項１記載の発明におい
て、第１処理装置111で第２処理装置113から割込ベクタ
を受け取らないとき、第１処理装置111のフラグがセッ
トされ、第２処理装置113からの割込ベクタ送出動作が
正常であったなら受け取ったであろう割込ベクタに替え
て、第１処理装置11で保持している所定の値を割込先と
して割込処理を実行する。割込ベクタが供給されない場
合の誤動作を防止することができる。

（iii）請求項３記載の発明 請求項３記載の発明は、請求項１記載の発明におい
て、第２処理装置113で割り込みが生じたが、その割り
込みに対する割込先が未定となる場合には、その第２処
理装置113が予め保持している初期値を前記割り込みに
対する割込先を示す割込ベクタとして第１処理装置111
へ出力する。割込ベクタが未定の場合に生ずる誤動作を
防止することができる。

〔実施例〕

以下、図面に基づいて請求項１乃至請求項３記載の発
明の実施例について詳細に説明する。

第２図は、請求項１乃至請求項３記載の発明の割込ベ
クタ制御方式を採用した一実施例の構成を示す。

I.実施例と第１図との対応関係 ここで、請求項１乃至請求項３記載の発明の実施例と
第１図との対応関係を示しておく。

第１処理装置111は、処理装置210に相当する。

第２処理装置113は、入出力制御装置251に相当する。

出力手段117は、プロセッサ211,割込レベル出力回路2
15に相当する。

判定手段118は、割込ベクタ出力回路253に相当する。

割込ベクタ出力手段119は、割込ベクタ出力回路253に
相当する。

以上のような対応関係があるものとして、以下請求項
１乃至請求項３記載の発明の実施例について説明する。

II.実施例の構成 第２図において、請求項１乃至請求項３記載の発明の
実施例の情報処理装置は、処理装置210と、８個の入出
力制御装置251₁,251₂,…,251₈とを具える。８個の入出
力制御装置251₁,251₂,…,251₈のそれぞれは処理装置210
に接続されると共に、バス281に接続されている。この
バス281はアドレス／データの両方の供給に使用され
る。

処理装置210は、プロセッサ211と、所定の時間に割込
レベルデータを出力する割込レベル出力回路215を有す
る割込ハンドラ213とを具える。プロセッサ211と割込ハ
ンドラ213は接続されている。

入出力制御装置251のそれぞれは、所定の時間に割込
ベクタを出力する割込ベクタ出力回路253を具えてい
る。

III.実施例の動作 （ｉ）割込ベクタフェッチサイクル 第３図は、実施例の動作タイミングを示す。

共通バス281内のコントロールバスには動作の基準と
なるバスクロック信号が供給されている。割込ベクタの
フェッチは、バスクロック信号の１サイクルの整数倍を
動作クロック信号として行なわれる。例えばバスクロッ
ク信号の１サイクル単位で動作する。この１サイクルを
動作の進捗に応じて第１スロット，第２スロット，…と
称する。

まず、入出力制御装置251₁からプロセッサ211へIRQ信
号（割込信号）271が出力される（第３図（ａ）参
照）。

第１スロット（）の間、プロセッサ211はIRQ信号27
1を受信する。

第２スロット（）で、プロセッサ211から割込ハン
ドラ213へPUIV信号（応答信号）221が出力される（第３
図（ｂ）参照）。この出力に同期してプロセッサ211か
ら割込レベルデータ223が出力される。

このPUIV信号211の出力によって割込ベクタフェッチ
サイクルが開始される。

第３スロット（）で、PUIV信号221に応じて割込ハ
ンドラ213から入出力制御装置251へアクセス開始（AS）
信号275が出力される（第３図（ｅ）参照）。このAS信
号275の出力に同期して割込レベル出力回路215（後述す
る）からバス281にプロセッサ211から供給される割込レ
ベルデータが送出される（第３図（ｇ）参照）。

第４スロット（）で、バス281のデータの送信方向
が切り換えられる。

第３スロット（）と第４スロット（）において、
入出力制御装置251₁は、AS信号275に応じて優先順位を
判定する。

優先順位の判定は、例えば入出力制御装置251₁が行な
う。

バス281には同じ割込レベルの入出力制御装置251が接
続されているものとする。通常入出力制御装置251は自
装置に対応するバス281を論理レベル“1"で保持してお
り、IRQ信号271を出力した入出力制御装置251は、AS信
号275に応じて対応するバス281を論理レベル“0"に切り
換えている。

入出力制御装置251₁は、AS信号275を受信すると、バ
ス281を論理レベル“0"で保持し、バス281に他に論理レ
ベル“0"を保持する入出力制御装置251が有るか否かを
調べる。他に論理レベル“0"を保持する入出力制御装置
251があれば、他装置と自装置に割り当てられている値
から何れの優先度が高いかを判定する。

このようにして判定した結果、入出力制御装置251₁が
優先順位を得れば、第５スロット（）で、入出力制御
装置251から割込ハンドラ213へACK信号273が出力され
る。また、割込ベクタ出力回路253₁（後述する）からAC
K信号273に同期してバス281に割込ベクタが送出され
る。

ACK信号273に応じて、割込ハンドラ213はバス281から
割込ベクタを読み込む。

第６スロット（）で、割込ハンドラ213からプロセ
ッサ211へDTACK信号225が出力される。また、プロセス
バス227に割込ベクタが送出される。

このようにしてクロックサイクルに基づいて入出力制
御装置251からの要求に対する処理が終了する。

本実施例では、バス281に同じ割込レベルの８個の入
出力制御装置251を接続しており、プロセッサ211がIRQ
信号271を受信すると必ず割込ベクタが返される。しか
し、信号伝送上のエラー等によってプロセッサ211がIRQ
信号271を受信しながら、割込ベクタが供給されない場
合も起こり得る。

このような場合には、割込ハンドラ213に予め割込ベ
クタが供給されない場合の割込先を示す固定ベクタを設
定しておき、割込ベクタが供給されなければ、この固定
ベクタをプロセッサ211に出力する。プロセッサ211は固
定ベクタにしたがって割り込みを実行する。

この固定ベクタは、割込ベクタが供給されない場合以
外にも、システム運用上の幾つかの場合に対応して使用
されることがある。

従って、他の処理に同じ固定ベクタを使用するシステ
ムにおいては、割込ハンドラ213に割込ベクタの供給の
有無を格納する領域を設け、割込ベクタの供給がない場
合、この領域にフラグを立て、プロセッサ211はフラグ
から固定ベクタが割込ベクタの代替であることを認識
し、割込処理を実行するようにする必要がある。

また、割り込みが発生しても入出力制御装置251に割
込ベクタが未設定の場合（例えば情報処理装置の起動時
のエラー発生等）、各入出力制御装置251が割込ベクタ
の初期値を保持し、この初期値を割込ベクタに設定し、
AS信号275に応じてこの割込ベクタを送出する。

（ii）割込レベル出力回路 第４図（ａ）は、AS信号275に同期して割込レベルデ
ータをバス281に送出する割込レベル出力回路215の構成
を示す。

図において、割込レベル出力回路215は、アクセス要
求回路411とドライバ413とを具える。

バスクロック信号は、アクセス要求回路411に入力さ
れている。

IRQ信号271を受信すると、プロセッサ211からPUIV信
号221がアクセス要求回路411に供給される。

PUIV信号221のアクセス要求回路411への供給に同期し
て、ドライバ413の入力端子にはプロセッサ211から割込
レベルデータ223が供給される。

アクセス要求回路411は、PUIV信号221とバスクロック
信号に基づいて第３スロット（）になると論理レベル
“1"のAS信号275をバス281に出力する。また、AS信号27
5は、ドライバ413の制御端子に反転入力される。

ドライバ413は、制御端子にAS信号275が供給されると
バス281に割込レベルデータを出力する。

第４スロット（）になると、AS信号275は論理レベ
ル“0"になり、これに応じて割込レベルデータの出力は
停止される。

従って、AS信号275に同期して割込レベルデータ223が
バス281に送出される。

（iii）割込ベクタ出力回路 第４図（ｂ）は、AS信号275を受信して、３スロット
目にACK信号273を送出する割込ベクタ出力回路253を示
す。

図において、割込ベクタ出力回路253は、インバータ4
51,2つのＤ−FF453,455,論理積回路457,割込レベル判定
回路461,ドライバ463を具える。

バスクロック信号は、インバータ451を介してＤ−FF4
53,455のクロック入力端子Ｃに入力（反転入力）され
る。AS信号275はＤ−FF453の入力端子Ｄに入力される。
Ｄ−FF453の出力端子Ｑの出力はＤ−FF455の入力端子Ｄ
に入力される。Ｄ−FF455の出力端子Ｑの出力は論理積
回路457に供給される。

バス281から供給される割込レベルデータは割込レベ
ル判定回路461に入力される。割込レベル判定回路461に
は、バス281から各入出力制御装置251がバス281に出力
している情報も入力される。この情報はAS信号275に応
じて切り替わる論理レベルである（（ｉ）割込ベクタフ
ェッチサイクルの優先順位の判定で記述した）。割込レ
ベル判定回路461は、論理レベル“0"を保持する入出力
制御装置251を検出し（論理レベル“0"を検出した信号
を検出信号という。）、同じ割込レベルの入出力制御装
置251間の優先順位を判定する。結果は通知信号465とし
て論理積回路457に出力される。通常、通知信号465は、
例えば論理レベル“0"である。

入出力制御装置251₁の優先順位が最も高い場合に、割
込レベル判定回路461は、割込可能を通知する通知信号4
65を論理レベル“1"にして論理積回路457に供給する。
また、割込ベクタをドライバ463に出力する。

論理積回路457の出力はACK信号273として出力される
と共に、ドライバ463の制御端子に入力される。

ドライバ463は、ACK信号273がドライバ463の制御端子
に供給されると割込ベクタをバス281に送出する。

AS信号275の立ち下がりに応じてACK信号273も立ち下
がり、これに同期して割込ベクタの出力が停止する。

このようにして、ACK信号273と同期して割込ベクタを
出力することができる。

IV.実施例のまとめ このようにして、IRQ信号271が送出されると、バスク
ロック信号に基づいて、最初のスロットでプロセッサ21
1は、PUIV信号221,割込レベルデータ223を同期して出力
する。続くスロットでPUIV信号221に応じて、割込ハン
ドラ213は、AS信号275および割込レベルデータをバス28
1に出力する。AS信号275に応じて入出力制御装置251は
優先順位の判定を行なう。優先順位判定の結果、最高位
であれば次のスロットで入出力制御装置251からACK信号
273および割込ベクタの送出を行なう。

従来は割込ハンドラ213にADS信号577,IACK信号579に
対する入出力制御装置251の応答を監視する監視回路を
設けて、応答を確認した後に優先順位の判定を行なって
いたが、本実施例では所定のスロットになるとAS信号27
5に応じて優先順位が判定される。従って、この監視回
路が不要となる。また、スロット単位で動作するために
制御信号の数を低減できるので複雑なバス制御が簡略で
き、回路構成を簡易化すると共に、ベクタフェッチサイ
クルの時間を短縮することが可能となる。

V.発明の変形態様 なお、「I.実施例と第１図との対応関係」において、
請求項１乃至請求項３記載の発明と実施例との対応関係
を説明しておいたが、請求項１乃至請求項３記載の発明
はこれに限られることはなく、各種の変形態様があるこ
とは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、請求項１記載の発明によれば、割込
レベルを同一とする複数の第２処理装置のうちの割込み
を要求する複数の第２処理装置から受け取った割込信号
に対して、第１処理装置が割込レベルデータ及び応答信
号を複数の第２処理装置に返し、第１処理装置から受け
取った割込レベルデータ対応の割込レベルにあると第２
処理装置で判定したとき、第１処理装置111から受け取
った応答信号に応答して割込信号を出力した第２処理装
置であることを示す検出信号を出力すると共に、その割
込信号を出力した各第２処理装置で、自装置が出力した
検出信号及び検出信号を出力して来る第２の処理装置の
検出信号に応答して自装置の割り込みの優先順位を判定
した最高位の優先順位を示している第２処理装置が、第
１処理装置に対して割込ベクタを出力するようにしたの
で、従来のように、第２処理装置からの応答を監視する
必要がなくなり、割込レベルを同一とする複数の第２処
理装置のうちの１つの第２処理装置から割込ベクタを第
１処理装置へ送出する際の割込ベクタの送出に要する時
間を短縮するのに役立つ。また、監視に要する回路を設
ける必要性が無くなるので、回路の簡易化に寄与する。

請求項２記載の発明によれば、請求項１記載の発明に
おいて、第１処理装置で第２処理装置から割込ベクタを
受け取らないとき、第１処理装置のフラグがセットさ
れ、割込ベクタの出力動作の正常時には受け取ったであ
ろう割込ベクタに替えて、第１処理装置で保持している
所定の値を割込先を示す割込ベクタとして出力するよう
にしたので、割込ベクタが供給されない場合の誤動作を
防止することができる。

請求項３記載の発明によれば、請求項１記載の発明に
おいて、第２処理装置で割り込みが生じたが、その割り
込みに対する割込先が未定となる場合には、その第２処
理装置に予め保持している初期値を前記割り込みに対す
る割込先を示す割込ベクタとして第１の処理装置へ出力
するようにしたので、割込ベクタが未定の場合に生ずる
誤動作を防止することができる。

【図面の簡単な説明】

第１図は請求項１乃至請求項３記載の発明の割込ベクタ
制御方式の原理ブロック図、 第２図は請求項１乃至請求項３記載の発明の実施例の構
成図、 第３図は請求項１乃至請求項３記載の発明の実施例のタ
イミング図、 第４図は実施例の構成図、 第５図は従来例の構成図、 第６図は従来例のタイミング図、 第７図は従来例のタイミング図である。 図において、 111は第１処理装置、 113は第２処理装置、 117は出力手段、 118は判定手段、 119は割込ベクタ出力手段、 210,510は処理装置、 211はプロセッサ、 213,513は割込ハンドラ、 221はPUIV信号、 223は割込レベルデータ、 225はDTACK信号、 227はプロセスバス、 251,551は入出力制御装置、 271はIRQ信号、 273はACK信号、 281,581,583,585はバス、 411はアクセス要求回路、 413,463はドライバ、 451はインバータ、 453,455はＤ−FF、 457は論理積回路、 461は割込レベル判定回路である。

フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−207934（ＪＰ，Ａ) 特開 昭59−62937（ＪＰ，Ａ) 特開 昭58−161046（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/24 G06F 9/46

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】割り込みを受け付ける第１処理装置に割込
   信号を出力する複数の第２処理装置を接続し、複数の割
   込信号を前記第１処理装置で受け付けた後そのうちの１
   つの割込信号に係る割込処理を行うに際して、前記第２
   処理装置から前記割込信号を受け付けたとき、これらの
   割込信号に対して割込レベルデータ及び前記受け付けを
   示す応答信号を前記複数の第２処理装置に出力すること
   を要する割込ベクタ制御方式において、 前記第２処理装置のそれぞれは、 前記第１処理装置から受け取った前記割込レベルデータ
   対応の割込レベルにあるとき、前記第１処理装置から受
   け取った前記応答信号に応答して前記割込信号を出力し
   た前記第２処理装置のうちの１つであることを示す検出
   信号を出力し、該検出信号及び自装置以外からの検出信
   号から自装置の割り込みの優先順位の判定を行う判定手
   段と、 該判定手段から判定結果を受け取った後に、当該判定結
   果が最高位であれば、割込先を示す割込ベクタを前記第
   １処理装置に出力する割込ベクタ出力手段とを具えたこ
   とを特徴とする割込ベクタ制御方式。
2. 【請求項２】前記第１処理装置は、前記割込ベクタが供
   給されない場合の割込先を示す所定の値を保持すると共
   に、前記割込ベクタが供給されなければセットされるフ
   ラグを有し、前記フラグがセットされれば、前記割込ベ
   クタにかえて前記所定の値を前記割込先として割込処理
   を実行するように構成したことを特徴とする請求項１記
   載の割込ベクタ制御方式。
3. 【請求項３】前記第２処理装置のそれぞれは、前記割込
   先の初期値を保持し、前記割込先が未定の場合に、前記
   初期値を前記割込ベクタに設定するように構成したこと
   を特徴とする請求項１記載の割込ベクタ制御方式。