JPH0414378B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は送受信インタフエース回路を内蔵する
情報処理装置に関する。

近年シングルチツプマイクロコンピユータはプ
ロセス技術の向上による高密度化に伴い、その機
能の高度化及び多様性を増々深めつつあるが、特
に制御用を目的とするもとを主体としてタイマ、
Ａ／Ｄコンバータ等周辺ハードウエアの充実が目
立つてきている。その中でも送受信インタフエー
ス回路は、マイクロコンピユータの高機能化に伴
う分散処理や各種端末の接続実現のために必要不
可欠なものとなつている。

従来、インタフエース回路を内蔵したマイクロ
コンピユータにおいては、１データ送受信毎に割
込みを発生し、CPUのソフトウエア処理により
データ送受信処理を行なつている。

以下に従来のキヤラクタ制御によるシリアルデ
ータ転送処理の概要を第１図に示すブロツク図を
参照して説明する。

シリアルデータ転送装置１００は送信バツフア
レジスタ１００−１と受信バツフアレジスタ１０
０−２を有し、割込み制御部１０１に送信完了信
号１００−３と受信完了信号１００−４を出力す
る。プログラムカウンタ１０２−１、プログラム
ステータスワード１０２−２、汎用レジスタセツ
ト１０２−３を有する実行部１０２は割込み制御
部１０１からの割込み要求線１０１−１の出力を
受けて割込み処理の実行及びその制御を行なう。
実際には他の周辺ハードウエアからの割込み要求
も存在しているが、ここではこれを省略する。

従来のシリアルインタフエース回路を内蔵した
マイクロコンピユータは、この他に割込み処理プ
ログラム等を格納するプログラムメモリ
（ROM）１０３、送受信処理データを保持する
データメモリ（RAM）１０４を含み、内部バス
１０５により相互に接続されている。またデータ
メモリ１０４には予め送受信割込みによるソフト
ウエア処理に必要とされる送信データ格納領域を
指定するアドレス情報及び送信サーチキヤラクタ
情報が格納された送信パラメータ退避領域１０４
−１、受信データ格納領域を指定するアドレス情
報及び受信サーチキヤラクタ情報が格納された受
信パラメータ退避領域１０４−２、送信データ格
納領域１０４−３および受信データ格納領域１０
４−４が設定されている。

まずシリアル送信処理においては、送信バツフ
アレジスタ１００−１の送信データが送信ライン
１００−５を通して外部に出力され、送信バツフ
アレジスタ１００−１が空になると、シリアルデ
ータ転送装置１００は送信完了信号１００−３を
アクテイブにして送信完了を割込み制御部１０１
に通知する。割込み制御部１０１は割込み要求線
１０１−１をアクテイブにして送信割込み要求発
生を実行部１０２に通知し、これに応答して実行
部１０２は送信割込み処理を実行する。この割込
みサービスでは、まずそれまでのCPUのプログ
ラム処理内容を保持しておく為にプログラムカウ
ンタ１０２−１、プログラムステータスワード１
０２−２、汎用レジスタセツト１０２−３の内容
をスタツクに退避し、その後送信パラメータ退避
領域１０４−１から送信データ格納領域１０４−
３のアドレスを読み出してポインタにロードする
処理を行なう。次にポインタで指定された送信デ
ータ格納領域１０４−３から送信データを読み出
して送信サーチキヤラクタとの比較を行ない、一
致が検出されない場合送信データを送信バツフア
レジスタ１００−１に格納し、送信データ格納領
域１０４−３のアドレス情報の更新を行なつた
後、プログラムカウンタ１０２−１、プログラム
ステータスワード１０２−２、汎用レジスタセツ
ト１０２−３の各内容をスタツクから復帰して送
信割込みサービスを完了する。また送信データ送
信キヤラクタとの一致が検出された時には、この
送信データを送信バツフアレジスタ１００−１に
転送した後割込み処理ブログラムで指定された所
定の送信手順完了処理を行なう。

次にシリアル受信処理では、受信ライン１００
−６を通してシリアルデータを受信し、受信バツ
フアレジスタ１００−２への格納を完了すると、
シリアルデータ転送装置１００は受信完了信号１
００−４をアクテイブにして受信完了を割込み制
御部１０１に通知する。割込み制御部１０１は割
込み要求線１０１−１をアクテイブにして受信割
込み要求発生を実行部１０２に通知し、それによ
り実行部１０２は受信割込み処理を実行する。こ
の時も送信割込みと同様プログラムカウンタ１０
２−１、プログラムステータスワード１０２−
２、汎用レジスタセツト１０２−３の各内容をス
タツクに退避した後、受信パラメータ退避領域１
０４−２から受信データ格納領域１０４−４のア
ドレスを読み出してポインタにロードする。そし
て受信バツフアレジスタ１００−２から受信デー
タを読み出して受信サーチキヤラクタとの比較を
行ない一致が検出されない場合、受信データをポ
インタで指定された受信データ格納領域１０４−
４に格納し、受信データ格納領域１０４−４のア
ドレス情報を更新した後プログラムカウンタ１０
２−１、プログラムステータスワード１０２−
２、汎用レジスタセツト１０２−３を復帰して受
信割込みサービスを完了する。また受信データと
受信サーチキヤラクタとの一致が検出された時に
は、この受信データを受信データ格納領域に格納
した後割込み処理プログラムで指定された所定の
受信手順完了処理を行なう。

以上の様に従来のマイクロコンピユータにおい
ては、キヤラクタ制御によるシリアルデータ転送
処理を割込みによるソフトウエア処理によつて実
現している。このプログラムカウンタ、プログラ
ムステータスワード、汎用レジスタセツトの退避
及び復帰を伴うCPUの割込み処理は、本来の送
受信バツフアとメモリ間のデータ転送のみに要す
る時間に比べて非常に長い処理時間を有するもの
である。従つて、これがCPUのメインの処理能
力を低下させると共に高速シリアルデータ転送の
実現の大きな妨げとなつている。

本発明はキヤラクタ制御によるデータ転送機能
をハードウエアによつて実現する事により、ソフ
トウエア割込み処理の介入によるCPUの負担を
軽減した高速データ転送が可能な情報処理装置を
提供する事を目的とする。

本発明は、送信処理に伴う第１の処理要求と受
信処理に伴う第２の処理要求を発生する発生部
と、送受信データ及びプログラムを記憶するメモ
リ部と、第１、第２の処理要求に基づく処理及び
プログラムを実行するCPUとを備えた情報処理
装置において、CPUはプログラム実行にかかわ
る自らの状態を保持したまま第１、第２の処理要
求に対応したデータ転送処理を行ない得るデータ
転送処理手段と、所定の送受信データの検出処理
を行なうデータ検出処理手段とを有し、発生部が
送受信に伴う第１、第２の処理要求を発生した時
CPUはデータ転送処理手段及びデータ検出処理
手段により高速に送受信データ処理を行なう事を
特徴とする。

本発明では送信完了、受信完了のＩ／Ｏ要求に
よる送信バツフアレジスタまたは受信バツフアレ
ジスタとデータメモリ間のキヤラクタ制御による
データ転送処理をプログラム処理を介入すること
なしに行なうことができる。

このデータ転送（以下、サーチモード自動デー
タ転送という）は、周辺ハードウエアからのＩ／
Ｏ要求が発生した時にCPUが現在のプログラム
実行動作を停止し、その時のCPUのステータス
（プログラムカウンタ、プログラムステータスワ
ード）及び汎用レジスタセツト中のデータを退避
することなく保持したまま、他のプログラム処理
の介入なしにCPU自身が、所定のキヤラクタサ
ーチによる転送制御で、データ転送処理を行なう
というものである。また連続処理に起こりがちな
転送の暴走から受信側のデータメモリを保護する
為、予め定められたサーチキヤラクタとの一致検
出の他に、最大データ送受信回数をセツトしてお
くことにより、もしサーチキヤラクタとの一致検
出にミスが生じても最大データ送受信回数との一
致によりシリアル送受信を完了する様にしてい
る。この様にサーチモード自動データ転送処理で
は、ソフトウエア処理が主体となる送信完了割込
みまたは受信完了割込みの発生頻度を極力抑え、
CPUのソフトウエア処理負担を軽減すると共に、
サーチキヤラクタ制御及び最大転送回数制御によ
る二重のデータ転送制御を行なつている。

またサーチモード自動データ転送処理では、送
受信データと所定のサーチキヤラクタとの一致、
またはデータ転送回数と最大データ送受信回数と
の一致による所定数の送受信完了後の処理は、割
込みで対応する。

第２図にこの機能を実現するブロツク図を示
す。シリアルデータ転送装置１００は送信バツフ
アレジスタ１００−１と受信バツフアレジスタ１
００−２を有し、Ｉ／Ｏ要求制御部２０１に送信
完了信号１００−３と受信完了信号１００−４を
出力する。実行部は、Ｉ／Ｏ要求制御部２０１か
らのＩ／Ｏ処理実行要求線２０１−１及びＩ／Ｏ
処理実行形態指定線２０１−２を受けて実行部の
動作を制御するＩ／Ｏ要求受付け部２０２、割込
み処理プログラム等のプログラムを格納するプロ
グラムメモリ１０３、送受信処理データを保持す
るデータメモリ１０４、次に実行するプログラム
のアドレスを指すプログラムカウンタ１０２−
１、算術論理演算機能を持つ算術論理演算ユニツ
ト（以下ALUという）２０３、実行部全体の動
作状態を示すプログラムステータスワード１０２
−２、処理中のデータを保持する汎用レジスタセ
ツト１０２−３、次に実行すべき命令を保持する
命令レジスタ２０４、命令レジスタ２０４の内容
を解読し、各種制御信号を発生する命令デコーダ
２０５、命令デコーダ２０５の出力により実行部
全体の動作を制御する実行制御部２０６より構成
されている。さらに実行部はサーチモード自動デ
ータ転送に必要とされる第１、第２のサーチモー
ド自動転送レジスタ群２０７，２０８を有し、こ
れらサーチモード自動転送レジスタ群２０７，２
０８はシリアル送受信完了を検出するためのサー
チキヤラクタの値を保持するサーチキヤラクタレ
ジスタ（以下、SCRという）２０７−１，２０
８−１、データメモリのアドレスを指定するメモ
リポインタ（以下、MPという）２０７−２，２
０８−２、特殊レジスタのアドレスを指定する
SFRポインタ（以下、SFRPという）２０７−
３，２０８−３、サーチモード自動データ転送の
転送処理回数を保持するターミナルカウンタ（以
下、TCという）２０７−４，２０８−４を含み、
上記全機能ユニツトが内部バス１０５に接続され
ている。

このブロツク図を参照して、以下に本発明のシ
リアル送受信におけるサーチモード自動データ転
送処理の動作について述べる。

送信Ｉ／Ｏ要求については、まずシリアルデー
タ転送装置１００が、送信バツフアレジスタ１０
０−１内の送信データが外部への送信により空に
なると、送信完了信号１００−３をＩ／Ｏ要求制
御部２０１に出力する。Ｉ／Ｏ要求制御部２０１
はそれを受けてＩ／Ｏ要求受付け部２０２にＩ／
Ｏ処理実行要求線２０１−１とＩ／Ｏ処理実行形
態指定線２０１−２を通して信号を出力する。
Ｉ／Ｏ要求受付け部２０２はＩ／Ｏ処理実行要求
線２０１−１がアクテイブであることを検出する
と同時にＩ／Ｏ処理実行形態指定線２０１−２の
レベルをサンプリングし、もしこれがロウレベル
であればＩ／Ｏ要求受付け部２０２はこのＩ／Ｏ
要求を割込み処理と認識し、命令レジスタ２０４
に割込み処理コードを設定する。また実行制御部
２０６はプログラムカウンタ１０２−１のアドレ
ス更新を禁止して、プログラムカウンタ１０２−
１、プログラムステータスワード１０２−２の値
をデータメモリ１０４を退避する。これは通常の
割込み処理である。次にＩ／Ｏ要求制御部２０１
は内部バス１０５上に送信割込みプログラムの分
岐アドレスを出力し、実行制御部２０６がこの割
込み分岐アドレスをプログラムカウンタ１０２−
１に転送する事により送信割込み処理プログラム
が起動される。この割込みサービスプログラムが
終了するとデータメモリ１０４に退避していたデ
ータをプログラムカウンタ１０２−１及びプログ
ラムステータスワード１０２−２に復帰し、実行
途中のプログラム処理を再開する。

一方、Ｉ／Ｏ処理実行形態指定線２０１−２が
ハイレベルであれば、Ｉ／Ｏ要求受付け部２０２
はこのＩ／Ｏ要求がサーチモード自動データ転送
要求である事を認識し、命令レジスタ２０４にサ
ーチモード自動データ転送処理コードを設定す
る。実行制御部２０６はプログラムカウンタ１０
２−１のアドレス更新を禁止し、プログラムカウ
ンタ１０２−１、プログラムステータスワード１
０２−２及び汎用レジスタセツト１０２−３の値
を別に退避せずに保持したまま、以下に示す処理
を開始する。

まずＩ／Ｏ要求制御部２０１は、内部バス１０
５上に第１のサーチモード自動転送レジスタ群２
０７のアドレスを出力し、実行制御部２０６が、
この第１のサーチモード自動転送レジスタ群２０
７のアドレスを読込んで、このレジスタ群を選択
する。次に実行制御部２０６は第１のサーチモー
ド自動転送レジスタ群２０７のMP２０７−２の
指す送信データ格納領域１０４から送信データを
読み出し、ALU２０３を用いてSCR２０７−１
の値との減算を行ない、その結果が０でなければ
この送信データをSFRP２０７−３で指される送
信バツフアレジスタ１００−１に転送する。そし
てALU２０３を用いてMP２０７−２の値を１加
算して再びMP２０７−２へ格納し、TC２０７
−４の値を１減算して再びTC２０７−４へ格納
する。

以上一連の処理でシリアル送信における１回の
サーチモード自動データ転送処理を終了するわけ
であるが、SCR２０７−１の値と送信データと
の減算において結果が０になる、つまりサーチキ
ヤラクタと送信データとの一致を検出するか、あ
るいはTC２０７−４の値が減算により０になつ
た時には、一連のデータ送信を完了したとみな
し、この送信データを送信バツフアレジスタ１０
０−１に転送した後Ｉ／Ｏ要求制御部２０１は
Ｉ／Ｏ処理実行要求線２０１−１を再びアクテイ
ブにすると共にＩ／Ｏ処理実行形態指定線２０１
−２を今度はロウレベルにして送信割込み要求を
発生させ、送信割込みプログラムを起動する。

次に受信Ｉ／Ｏ要求についての動作を説明す
る。シリアルデータ転送装置１００は受信バツフ
アレジスタ１００−２がフルになると、受信完了
信号１００−４をＩ／Ｏ要求制御部２０１に出力
する。Ｉ／Ｏ要求制御部２０１はそれを受けて
Ｉ／Ｏ要求受付け部２０２にＩ／Ｏ処理実行要求
線２０１−１とＩ／Ｏ処理実行形態指定線２０１
−２を出力する。Ｉ／Ｏ要求受付け部２０２は
Ｉ／Ｏ処理実行要求線２０１−１がアクテイブで
あることを検出すると共にＩ／Ｏ処理実行形態指
定線２０１−２のレベルサンプルし、もしこれが
ロウレベルであれば、Ｉ／Ｏ要求受付部２０２は
このＩ／Ｏ要求を割込み処理と認識し、受信割込
み処理プログラムを起動する。この時の処理動作
は、Ｉ／Ｏ要求制御部２０１が内部バス１０５上
に受信割込みサービスプログラムの分岐アドレス
を出力する事以外は、送信Ｉ／Ｏ要求と同様であ
る。

Ｉ／Ｏ処理実行形態指定線２０１−２がハイレ
ベルであると、Ｉ／Ｏ要求受付け部２０２は、こ
のＩ／Ｏ要求がサーチモード自動データ転送要求
である事を認識し、命令レジスタ２０４にサーチ
モード自動データ転送処理コードを設定する。実
行制御部２０６はプログラムカウンタ１０２−１
のアドレス更新を禁止し、プログラムカウンタ１
０２−１、プログラムステータスワード１０２−
２及び汎用レジスタセツト１０２−３の値を保持
したまま以下に示す処理を開始する。

Ｉ／Ｏ要求制御部２０１は内部バス１０５上に
第２のサーチモード自動転送レジスタ群２０８の
アドレスを出力し、実行制御部２０６がこの第２
のサーチモード自動転送レジスタ群２０８のアド
レスを読み込んで、このレジスタ群を選択する。

次に実行制御部２０６は第２のサーチモード自
動転送レジスタ群２０８のSFRP２０８−３で指
される受信バツフアレジスタ１００−２から受信
データを読み出し、ALU２０３を用いてSCR２
０８−１の値との減算を行ない、その結果が０で
なければこの受信データをMP２０８−２で指さ
れる受信データ格納領域１０４に転送する。そし
てALU２０３を用いて、MP２０８−２の値を１
加算して再びMP２０８−２へ格納し、TC２０
８−４の値を１減算して再びTC２０８−４へ格
納する。

以上一連の処理でシリアル受信における１回の
サーチモード自動データ転送処理を終了するわけ
であるが、SCR２０８−１の値と受信データと
の減算において結果が０になるつまりサーチキヤ
ラクタと受信データとの一致を検出するか、ある
いはTC２０８−４の値が減算により０になつた
時には一連のデータ受信を完了したとみなし、こ
の受信データを受信バツフアレジスタ１００−２
に格納した後送信時と同様Ｉ／Ｏ要求制御部２０
１はＩ／Ｏ処理実行要求線２０１−１を再びアク
テイブにすると共にＩ／Ｏ処理実行形態指定線２
０１−２を今度はロウレベルにして、受信割込み
要求を発生させ受信割込プログラムを起動する。

以上述べてきた様に本発明では、送受信Ｉ／Ｏ
要求が発生した時に通常のソフトウエア割込み処
理とサーチモード自動データ転送処理の２種類の
対応手段を有し、これをソフトウエアにより選択
できるシリアル情報処理装置の実現を可能にして
いる。

特にサーチモード自動データ転送処理において
は、割込みによるソフトウエア処理を排除するこ
とによつて、CPUのステータス、データの退避
及び復帰や命令実行に費していた時間を大幅に削
減することができると共に、キヤラクタにより制
御と最大転送回数による制御の２重のデータ転送
制御を行なう事により、高速でかつ信頼性の高い
データ転送処理を可能にしている。

また他の実施例として、予めアドレス割付けら
れた多数のシリアル情報処理装置によるシリアル
データ転送システムにおいては、各シリアル情報
処理装置のアドレス情報をサーチキヤラクタとし
て設定し、サーチキヤラクタをシリアルデータ転
送処理のスタート情報とするサーチモード自動デ
ータ転送処理により、ソフトウエアによる割込み
処理の介入なしに受信先シリアル情報処理装置を
選択し、シリアルデータ転送処理を開始する事が
可能である。これより、各シリアル情報処理装置
のアドレス情報をもつサーチキヤラクタと、シリ
アルデータ転送処理のエンド情報をもつサーチキ
ヤラクタの両者を組合わせたサーチモード自動デ
ータ転送処理によるシリアルデータ転送システム
の構成が、容易に可能である事も言うまでもな
い。

上記の様に本発明に基づくシリアル情報処理装
置は画期的なシリアルデータ転送処理手段を提供
し、その有用性は極めて高い。また、シリアル転
送のみならず、パラレル転送にも同様に本発明が
適用できることはいうまでもない。

【図面の簡単な説明】

第１図は従来のマイクロコンピユータのブロツ
ク図を示し、第２図は本発明の一実施例によるサ
ーチモード自動データ転送機能を有するマイクロ
コンピユータの詳細なブロツク図を示す。 １００……シリアルデータ転送装置、１００−
１……送信バツフアレジスタ、１００−２……受
信バツフアレジスタ、１００−３……送信完了信
号線、１００−４……受信完了信号線、１００−
５……送信ライン、１００−６……受信ライン、
１０１……割込み制御部、１０１−１……割込み
要求線、１０２……実行部、１０２−１……プロ
グラムカウンタ、１０２−２……プログラムステ
ータスワード、１０２−３……汎用レジスタセツ
ト、１０３……プログラムメモリ、１０４……デ
ータメモリ、１０４−１……送信パラメータ退避
領域、１０４−２……受信パラメータ退避領域、
１０４−３……送信データ格納領域、１０４−４
……受信データ格納領域、１０５……内部バス、
２０１……Ｉ／Ｏ要求制御部、２０１−１……
Ｉ／Ｏ処理実行要求線、２０１−２……Ｉ／Ｏ処
理実行形態指定線、２０２……Ｉ／Ｏ要求受付け
部、２０３……ALU、２０４……命令レジスタ、
２０５……命令デコーダ、２０６……実行制御
部、２０７……第１のサーチモード自動転送レジ
スタ群、２０７−１……SCR（サーチキヤラクタ
レジスタ）、２０７−２……MP（メモリポイン
タ）、２０７−３……SFRP（スペシヤルフアンク
シヨンレジスタポインタ）、２０７−４……TC
（ターミナルカウンタ）、２０８……第２のサーチ
モード自動転送レジスタ群、２０８−１……
SCR、２０８−２……MP、２０８−３……
SFRP、２０８−４……TC。

Claims (1)

1. 【特許請求の範囲】 １ 転送されてきたデータを外部に送信し次のデ
   ータの送信が可能となると送信完了信号を発生す
   るデータ送信部と、前記送信完了信号を検出して
   処理要求信号を発生する処理要求制御部と、プロ
   グラムを記憶するプログラムメモリと、前記プロ
   グラムメモリの実行すべき命令が格納されている
   番地を指定するプログラムカウンタと、前記プロ
   グラムメモリから読み出された命令を実行する実
   行部と、前記実行部の動作状態を格納するプログ
   ラムステータスワードレジスタと、送信サーチキ
   ヤラクタおよび送信データを格納するデータメモ
   リとを備え、前記実行部は前記処理要求信号に応
   答して前記プログラムカウンタおよび前記プログ
   ラムステータスワードレジスタの内容の更新を禁
   止してこれらの内容を退避させることなくそのま
   まの状態に保持し、かつ前記プログラムメモリに
   記憶されている命令を用いることなく、前記デー
   タメモリから前記送信サーチキヤラクタおよび前
   記送信データを読み出して比較し、これらが不一
   致のときに当該読み出した送信データを前記デー
   タ送信部に転送することを特徴とする情報処理装
   置。 ２ 前記実行部は、前記送信サーチキヤラクタと
   読み出した送信データとが一致したとき又は前記
   読み出した送信データの前記データ送信部への転
   送処理を所定回数実行したときに前記処理要求制
   御部に割込み処理要求の発生させるように制御
   し、当該割込み処理要求に応答して前記実行部は
   前記プログラムカウンタおよび前記プログラムス
   テータスワードレジスタの内容を退避させ、前記
   プログラムカウンタを用いて前記割込み処理要求
   に対応するプログラムを前記プログラムメモリか
   ら読み出し実行することを特徴とする特許請求の
   範囲第１項記載の情報処理装置。 ３ 外部から送信されたデータを受信し受信完了
   信号を発生するデータ受信部と、前記受信完了信
   号を検出して処理要求信号を発生する処理要求制
   御部と、プログラムを記憶するプログラムメモリ
   と、前記プログラムメモリの実行すべき命令が格
   納されている番地を指定するプログラムカウンタ
   と、前記プログラムメモリから読み出された命令
   を実行する実行部と、前記実行部の動作状態を格
   納するプログラムステータスワードレジスタと、
   受信サーチキヤラクタを格納するデータメモリと
   を備え、前記実行部は前記処理要求信号に応答し
   て前記プログラムカウンタおよび前記プログラム
   ステータスワードレジスタの内容の更新を禁止し
   てこれらの内容を退避させることなくそのままの
   状態に保持し、かつ前記プログラムメモリに記憶
   されている命令を用いることなく、前記データ受
   信部から受信したデータと前記データメモリから
   前記受信サーチキヤラクタとを読み出して両者を
   比較し、これらが不一致のときに前記受信したデ
   ータを前記データメモリに書き込むことを特徴と
   する情報処理装置。 ４ 前記実行部は、前記受信サーチキヤラクタと
   前記受信したデータとが一致したとき又は前記受
   信したデータの前記データメモリへの書込み処理
   を所定回数実行したときに前記処理要求制御部に
   割込み処理要求を発生させるように制御し、当該
   割込み処理要求に応答して前記実行部は前記プロ
   グラムカウンタおよび前記プログラムステータス
   ワードレジスタの内容を退避させ、前記プログラ
   ムカウンタを用いて前記割込み処理要求に対応す
   るプログラムを前記プログラムメモリから読み出
   し実行することを特徴とする特許請求の範囲第３
   項記載の情報処理装置。