JPS5918733B2 - デ−タ送受信制御装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、演算制御装置に付加して使用されるデータ
送受信制御部のデータメモリの構成法に関するものであ
る。

従来、データウェイ、データリンク装置などによる他の
制御装置とのデータ伝送や、タイプライタ、ディスプレ
イ装置などの周辺機器等とのデータ伝送システムにおい
て、演算制御装置が有するデータ送受信制御部のデータ
メモリの構成法には第１図に示すような構成法であつた
。

図において、１は演算制御装置ュこれは、計算機、マイ
クロコンピュータ、マイクロコントローラ等で代表され
る。演算制御装置１は一般的に中央演算制御部１１とメ
モリ部１２で構成されている。ここでメモリ部１２は、
一般に、プログラムメモリ部とデータメモリ部が独立又
は共存しているが、以下の説明においては、データメモ
リ部を表わすものとする。さらに、上記データ伝送を実
行するためには、入出力バス１３に接続されたデータ送
受信制御部２を有し２は外部ケーブル３を介して他の制
御装置４と接続される。ここでデータ送受信制御部２は
演算制御装置１又は他の制御装置４から送られるデータ
を格納するデータメモリ部２１と、外部装置４との伝送
制御を実行するデータ伝送制御部２３およびデータメモ
リ部２１のデータ授受を制御するデータ転送制御部２２
から構成されていた。次に、第１図で示される従来のデ
ータメモリ構成法によるデータの流れる動作について説
明する。

いま、演算制御装置１のメモリ部１２に格納されている
データ（Ｄｎｎ−０．１−一ｍ）をデータ送受信制御部
２経由外部制御装置４に送信する場合を考えてみよう。
いま、データＤｎは、中央演算制御部１１の演算の結果
生成されてメモリ部１２の一部に格納されている。この
データＤｎは、中央演算制御部１１によつて送受信制御
部２に対し、データメモリ２１がデータＤｎを受け入れ
られる状態にあるかを問合せその結果受け入れられる状
態なら、中央演算制御部１１の指示に基いてデータ転送
制御部２２を動作させデータＤｎをメモリ部１２からデ
ータメモリ部２１に転送する。この時、データとしてデ
ータＤｎの他に、Ｄｎの種別、データの個数、送り先、
送り元などを示すデータ（以後、制御情報と呼ぶことに
する。

）が付加されてデータメモリ部２１に格納される。。続
いてデータ転送制御部２２は、データＤｎ及び制御情報
がデータメモリ部２１に全て転送完了したことを中央演
算制御部１１の指示又は、終了を示す特殊データによつ
て確認して、データ伝送制御部２３を起動させ、制御情
報にもとづいた外部制御装置４へデータメモリ部２１の
内容Ｄｎを伝送する。一方、外部装置４からのデータＤ
ｉをメモリ部１２に格納する動作について説明する。

外部装置４から伝送されたデータＤｉは同時に送信され
る制御情報とともに伝送制御部２３によつて受信されさ
らにデータ転送制御部２２の制御のもとにデータメモリ
部２１に格納される。続いて外部からの伝送データがす
べて受信されデータメモリ部２１に格納完了されると中
央演算制御部１１へ、一搬的に割込信号と呼ばれる優先
処理要求信号が送られる。中央演算制御部１１は割込信
号により、現在実行している他の制御を中断してデータ
送受信制御部２からの要求に応えるべくデータメモリ部
２１の内容Ｄｉをメモリ部１２へ転送する仕事を実行す
る。このことにより外部データＤｉがメモリ部１２に格
納される。以上、従来のデータ伝送の送受信制御におけ
るデータメモリの構成法には第１図及び上記核動作説明
から明らかなように次のような欠点が指摘される。

（１）送信源となるデータが格納されているメモリ部１
２と送信のためのバツフアとなるデータメモリ部２１の
構成において、上記両メモリ部の中間に中央演算制御部
１１が介在している構成なので、メモリ部１２からデー
タメモリ部２１へデータを転送する場合必ず中央演算制
御部１１を転送のための専用ソフトウエアによつて動作
させねばならない。

（２）外部より受信されたデータの転送についても上記
（１）項と同様に、従来のメモリ構成法では受信データ
が格納されているデータメモリ部２１から最終的に受信
データを格納すべきメモリ部１２への転送には中央演算
制御部１１が必ず介在して上記転送専用のソフトウエア
によつて実行されねばならない。

上記２つのことはプロセス制御などの制御システムに適
用する場合、実用上の問題として次の欠点を有している
。

第１にデータ送受信が必要なたびに中央演算制御部１１
がデータ送受信専用の制御を実行するため、プロセス制
御などの実制御が中断され演算制御装置１のプロセスに
対する制御の応答性が著しく低下する。

第２にデータメモリ間の転送専用のソフトウエアが必要
である。

（３）さらに、外部よりの受信の場合は、受信データが
すべてデータメモリ部２１に格納されたことを中央演算
部１に知らせる割込信号などの特殊な制御信号及びその
処理回路が必要である。

などの欠点があり適当でない。この発明は、上記のよう
な従来のデータメモリの構成法から発生する欠点を除去
するためになされたもので、データ送受信制御を必要と
する演算制御装置が自己固有の性能を十分に発揮でき、
プロセス制御システム等への適用を容易ならしめかつデ
ータ送受信制御における制御上の負荷を軽減せしめるデ
ータメモリの構成法を提供することを目的としている。

以下、この発明の一実施例を第２図を用いて説明する。

第２図において、１は演算制御装置、１１は中央演算制
御部、１２はメモリ部である。この発明においては演算
制御装置１が以下に述べるデータ送受信以外の目的に使
用しないならば、このメモリ部１２のデータ部に関して
は省略しても構わない。１３は中央演算処理部１１に接
続された入出力バスである。

２はデータ送受信制御部で、中央演算制御部１１の演算
結果により生成されるデータ又は演算に使用されるデー
タが格納される第１のデータメモリ部２４と、伝送制御
上のバツフアとなる第２のメモリ部２１と、第１、第２
のデータメモリ間の転送を制御するデータ転送制御部２
２ａと、外部ケーブル３で接続された外部装置４とのデ
ータ伝送制御を実行するデータ伝送制御部２３で構成さ
れる。

ここで従来のデータ転送制御部２２に対し、この発明の
実施例によるデータ転送制御部２２ａの違いは、第１の
データメモリ部２４と第２のメモリ部２１間の転送制御
を中央演算制御部１１と伝送制御部２３から独立して実
行する機能を有する。次に、この発明のデータメモリ構
成法によるデータの流れる動作について詳細に説明する
。

この発明の要点を把握する為に、まず、第１のデータメ
モリ部２４と中央演算制御部１１とのデータの関係を説
明しよう。中央演算制御部１１がある一つの実制御を実
行した結果生成されるデータＤｎは、前述第１図のメモ
リ部１２に格納せず第２図における第１のデータメモリ
部２４に直接格納する。

また、中央演算制御部１１がある一つの実制御を実行す
るのに必要とするデータＤｉは、第１図のメモリ部１２
を参照せずに、第２図の第１のデータメモリ部２４の内
容であるＤｉを直接参照できるような第１のデータメモ
リ部と中央演算制御部の関係が成立している。このこと
は、データＤｎ及びＤｉがそれぞれ外部装置４への送信
データ及び外部装置からの受信データであるならば、第
１のデータメモリ部２４と中央演算制御部１１の間には
、伝送上の送信データ、受信データ及び送受信制御上の
タイミングは両者とも認識する必要がない。

すなわち、中央演算制御部１１からみれば、ある実制御
（プロセス制御など）を実行する上で生成されるデータ
Ｄｎｌ又は参照すべきデータＤｉは、そのま＼第１のデ
ータメモリ部２４にあるので、第１図の従来の方法のよ
うに、実制御を中断してデータＤｎ又はＤｉを転送する
必要がないことがわかる。

以上のことを念頭において以下説明する。送信の場合に
ついて説明する。

この実施例によれば演算装置１が外部装置４に送信すべ
きデータＤｎはすでに実制御実行中に第１のデータメモ
リ部２４に生成格納されている。

次に、データＤｎを伝送させる為には、中央演算制御部
１１はデータ送受信制御部２に対し前述した制御情報を
与えれば良い。この制御情報にもとづいてデータ転送制
御２２ａは第１のデータメモリ部２４のデータＤｎを第
２のデータメモリ部２１へ転送する。ここでデータ転送
制御部２２ａは、プドレスデコーダ、転送タイミングコ
ントローラなどで構成され、中央演算制御部１１を介在
することなく時伝送制御部２３とデータ転送の可否、デ
ータアドレス指示などの転送制御のタイミングコントロ
ールを行なうものである。すべてのデータＤｎが第２の
データメモリ部２１に転送されたことによつて伝送制御
部２３は、外部装置４へ伝送を行う。ここで伝送制御部
２３は外部装置４に対しては、公知あるいは任意の伝送
方式によつて伝送する機能とデータ転送制御部２２ａと
伝送及び第１、第２のメモリ部２４，２１間のタイミン
グコントロールを行なうものである。上記動作において
、第２図のようにデータメモリを構成すれば第１のデー
タメモリ部２４と第２データメモリ部２１間のデータ転
送制御は中央演算制御部の実行と全く独立して実行され
得ることが明らかになる。

受信の場合について説明する。

外部装置４より伝送されたデータＤｉはデータ送受制御
部２のデータ伝送制御部２３により受信され、第２のデ
ータメモリ部２１に格納される。

データＤｉがすべて第２のデータメモリ部２１に格納さ
れるとデータ転送制御部２２ａにより外部装置４から送
信された制御情報に基づいて第１のデータメモリ部２４
に格納される。第１のデータメモリ部２４に格納された
Ｄｉは、中央演算制御部１１が実制御実行中に必要な時
に参照さえすれば良い。従つて、データ受信に際しても
、送信と同様に、データ受信ごとに演算制御装置１が実
行中の制御を中断する必要はない。但し、実制御の性格
によつて、受信完了を必要とする場合は、第２のデータ
メモリ部２１から第１のデータメモリ部２４へ格納完了
した時にデータ転送制御部２２ａがそのむね中央演算制
御部１１に知らせる手段を構じても良い。第３図はこの
発明に係るデータメモリの構成法の他の一実施例で第２
図の拡張した実施例を示すもので第２図における第２の
データメモリ部２１を送信専用第２のデータメモリ部２
１ａと受信専用第２のデータメモリ部２１ｂとに分割構
成した例を示す。

本図においてもそのデータメモリ構成法の動作は第２図
にて上記説明と全く同一の動作及びその効果を有する。

加えて、送信、受信の両者の機能が不必要なとき必要に
応じて選択できること、送信データ、受信データが分類
されて格納できることなどの特徴を有する。また、前述
した制御情報（データの種別、データの個数、送り先、
送り元などを示すデータ）の一構成例を第４図、第５図
、及び第６図に示す。

この一構成例に則して上記実施例の動炸説明を行なう。
まず、演算制御装置１から外部装置４へ送信する場合を
説明する。第１のデータメモリ部２４は第４図に示すご
とく送信データＤｎ／受信データＤｌの格納される領域
３１と制御情報を格納する領域３２に予じめ区別されて
いて、演算制御装置１が外部装置４に送信すべきデータ
Ｄｎはすでに実制御実行中に第５図イに示すように格納
されている。次にこのデータＤｎを他の制御装置へ送信
するためには、前述した制御情報を与えれば良い。送信
の場合には制御情報として第５図口に示すごとく、送信
されるべきデータＤｎが格納されている第１のデータメ
モリ部２４のデータＤｎの先頭格納アドレス、すなわち
送信データアドレス（以下ＳＡＤと称す）と、送信デー
タＤｎが受信されるべき他の制御装置の宛先、すなわち
送信先番地（以下ＳＴＡと称す）と、送信データＤｎの
数量を示すデータ長（以下ＤＬと称す）および、送信先
である他の制御装置が第２図に示す本発明の実施例によ
るデータメモリを有する場合、該他の制御装置内のデー
タメモリ部におけるデータＤｎの格納番地、すなわち、
送信先データ格納アドレス（以下ＲＡＤと称す）で構成
されている。いま、前述のごとく、第１のデータメモリ
部２４のデータ格納部３１に送信データＤｎが第５図一
イのごとくアドレスＳＡＤからｎケ格納されていて、か
つ、送信先番地をＳＴＡｌ送信先である受信装置内のデ
ータメモリ部内の格納先番地をＲＡＤとすれば、中央演
算制御部１１が与える制御情報は第５図一口に示す状態
で任意なタイミング制御情報格納エリア３２に格納され
る。

格納された制御情報のＳＡＤ，ＤＬがデータ転送制御部
２２ａによつて解読されると格納エリア３１の該当する
データＤｎは以後、制御情報のＳＴＡ，ＲＡＤに従つて
データ転送制御部２２ａおよび伝送制御部２３の制御に
より、中央演算制御部１１と独立して自律的に外部装置
に向けて送信される。このデータＤｎが他の制御装置内
のデータメモリ部に受信された有様は第６図イに示され
る。但し、第５図イおよび第６図イにおいてこの場合は
、ｎ一ｉとする。この実施例においては、ＳＡＤ，ＳＴ
Ａ，ＤＬ，ＲＡＤは適用する装置あるいはシステムが許
す範囲内で任意の可変データである。このことは、発信
元の第１のデータメモリ部２４の任意のアドレスから任
意のデータ長のデータを任意のあて先内のデータメモリ
部の任意のアドレスへ送信できることを示している。こ
こで、他の制御装置がデータメモリ部を有さぬ場合、又
は、送信先データ格納アドレスが固定されている場合は
ＲＡＤを省略できる。次に演算制御装置１が外部装置４
からデータを受信する場合について説明する。受信され
るべきデータＤｉの受信に関しては、第６図のイ，岨こ
示されるごとく、送信元である他の制御装置の送信先番
地（以下ＲＴＡと称す）と受信されるべきデータ長（以
下ＤＬと称す）と受信データＤｉを格納する第１のデー
タメモリ部内の受信データアドレス（ＲＡＤと称す）で
構成される制御情報およびデータＤｉが、第４図に示す
形式で第２のデータメモリ部２１に伝送制御部２３の制
御により、いつたん受信され、次にデータ転送制御部２
２ａによつて、制御情報のＲＡＤが解読され、第６図イ
のごとく第１のデータメモリ部に格納する。上述及送信
する場合で説明したごとく、この実施例では、受信され
たデータＤｉは制御情報のＲＡＤ及ＤＬによつて第１の
データメモリのＲＡＤ番地からＤＬ個だけが演算制御装
置１とは全く独立して格納されるので、演算制御装置１
はデータＤｉを任意に参照することが可能である。さて
、上述したデータ転送制御部２２ａの機能をさらに図面
で示せば第７図のとおりである。

つまり、データ送信の場合は送信ステータス（例えば、
送信制御情報が第１のデータメモリ部２４に格納された
時をステータスとして捕らえる。）をステータス検出器
２０１が検出すると、送信制御情報のＳＡＤとＤＬをア
ドレス解読器２０２とデータ長解読器２０３が夫々解読
して、第１のデータメモリ部２４のＳＡＤ番地からＤＬ
個だけのデータＤｎを転送すればよいことが判断され、
転送制御器２０４がデータＤｎとそれらの送信制御情報
を第１のデータメモリ部２４から第２のデータメモリ部
２１へ転送し、さらにデータ伝送制御部２３を起動させ
る。その後についてはデータ伝送制御部２３が送信制御
情報のＳＴＡとＲＡＤに従つて駆動する。一方、データ
受信の場合は受信ステータス（例えば、データ伝送制御
部２３の受信完了をステータスとして捕える。）をステ
ータス検出器２０１が検出すると、受信制御情報のＲＡ
ＤとＤＬをアドレス解読器２０２とデータ長解読器２０
３が夫々解読して、第１のデータメモリ部２４のＲＡＤ
番地からＤＬ個までにデータＤｉを格納すればよいこと
が判断され、転送制御器２０４がデータＤｉとそれらの
受信制御情報を第２のデータメモリ部２１から第１のデ
ータメモリ部２４へ転送する。このようにデータメモリ
制御の動作は、データの送受信に際しデータ転送制御部
による制御情報の解読によつて任意のデータカ相律的に
実行されるという大きな特徴を有する。

以上のように、この発明によれば、データメモリの構成
法として、第１のデータメモリ部を演算制御装置からみ
た制御対象とし、さらに、第１のデータメモリ部と直列
にデータ伝送用の第２のデータメモリ部を設ける構成に
したので、外部へのデータ送信、外部からのデータ受信
の実行において次の効果を奏する。

（１）演算制御装置がプロセス制御等の実制御を中断す
ることなくデータのアクセスができる。

（２）このことにより、演算制御装置の制御応答を十分
に向上することができる。（３）データ転送のための専
用ソフトウエア不要となる。

（４）割込信号などの特殊制御信号及びその処理回路を
不要とできる。

（５）送受信データの取扱が容易になる。

【図面の簡単な説明】

第１図は従来のデータの送受信Ｆｂｌ卿装置の一例を示
すプロツク図、第２図はこの発明に係るデータ送受信制
御装置の一実施例を示すプロツク図、第３図はこの発明
に係るデータ送受信制御装置の他の一実施例を示すプロ
ツク図、第４図はこの発明に係るデータ送受信制御装置
のデータおよび制御情報のデータメモリへの格納方法の
説明図、第５図はこの発明に係るデータ送受信制御装置
により送信されるデータとその制御情報の説明図、第６
図はこの発明に係るデータ送受信制御装置により受信さ
れるデータとその制御情報の説明図、第７図はこの発明
に係るデータ送受信制御装置のデータ転送制御部２２ａ
の一実施例を示すプロツク図である。 図において、１は演算制御装置、１１はその中央演算制
御部、２はデータ送受信制御部、２１，２４はそのデー
タメモリ部、２２ａはデータ転送制御部、２３は伝送制
御部、４は外部装置である。

Claims (1)

1. 【特許請求の範囲】 １ 演算制御装置と外部制御装置との間のデータの送受
   信を制御するものにおいて、上記演算制御装置が出力す
   る送信データと送信制御情報を格納する第１のデータメ
   モリと、上記外部制御装置からの受信データと受信制御
   情報を格納する第２のデータメモリと、上記送信制御情
   報に応じて上記送信データを上記第１のデータメモリか
   ら上記第２のデータメモリへ転送し、上記受信制御情報
   に応じて上記受信データを上記第２のデータメモリから
   上記第１のデータメモリへ転送するデータ転送制御部を
   備え、上記第１のデータメモリへ転送された受信データ
   は上記演算制御装置に参照され、上記第２のデータメモ
   リへ転送された送信データは上記外部制御装置に出力さ
   れるようにしたデータ送受信制御装置。 ２ 第２のデータメモリが、送信データを格納する送信
   用データメモリと受信データを格納する受信用データメ
   モリを有し、それぞれがデータ転送制御部によつて選択
   的に制御されるものであることを特徴とする特許請求の
   範囲第１項記載のデータ送受信制御装置。