JPH0425581B2

JPH0425581B2 -

Info

Publication number: JPH0425581B2
Application number: JP6036982A
Authority: JP
Inventors: Junichi Kihara
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-04-13
Filing date: 1982-04-13
Publication date: 1992-05-01
Also published as: JPS58178433A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、中央処理装置（Centlal Processing
Unit、以下CPUと記す）が発行するチヤネル起
動命令、又は、入出力装置からの割込み要求に応
答し、主記憶装置と入出力装置間のデータ入出力
制御を行うマルチプレクサチヤネルに関する。

〔発明の技術的背景〕

一般にマルチプレクサチヤネルには複数の入出
力装置が接続されている。第１図は、入出力装置
を具備した計算機システムのブロツク図である。
１はCPU、２は主記憶装置である。

３はDMA（Direct Memory Access）バス、
４はプログラムバスである。５はマルチプレクサ
チヤネル、６は複数の入出力装置、７は入出力バ
スである。マルチプレクサチヤネル５は、入出力
装置６からの割込み、或いは、CPU１からのチ
ヤネル起動命令によつて、主記憶装置２と入出力
装置６との間のデータ転送制御を行う。

第２図に従来のマルチプレクサチヤネル５のブ
ロツク図を示す。５１１はデバイスナンバレジス
タ、５１２はメモリデータレジスタ、５１３はメ
モリアドレスレジスタである。デバイスナンバレ
ジスタ５１１は、CPU１（第１図に示す）から
チヤネル起動命令が発行されたときに指定される
入出力装置６の機器番号を保持するレジスタであ
る。メモリデータレジスタ５１２は、主記憶装置
２（第１図に示す）とチヤネル５との間で転送さ
れるデータのバツフアレジスタである。メモリア
ドレスレジスタ５１３は、チヤネル５から主記憶
装置２へ送出されるデータの格納アドレスを保持
するレジスタである。５１４は記憶回路、５１５
はサブチヤネルデータレジスタ、５１６はサブチ
ヤネルアドレスレジスタである。記憶回路５１４
は、入出力動作の内容を特定したチヤネルコント
ロールブロツク（Channel Control Block、以下
CCBと記す）を各入出力装置６（第１図に示す）
ごとに記憶する回路である。CCBについては、
後に詳述する。サブチヤネルデータレジスタ５１
５は、記憶回路５１４に入出力されるデータのバ
ツフアレジスタである。サブチヤネルアドレスレ
ジスタ５１６は、前記記憶回路５１４をアクセス
するアドレスを保持するレジスタである。５１７
は入出力バツフアで、入出力装置６とチヤネル５
との間のデータバツフアレジスタである。５１８
は演算論理装置（Arithemetic Logic Control、
以下ALUと記す）であり、５１９はALU５１８
の演算結果を格納するアキユムレータレジスタ
（以下Ａレジスタと記す）である。５２０は
ROMアドレス制御回路、５１２は制御メモリ、
５２２はROMデータレジスタである。５２３は
レジスタフアイルである。制御メモリ５２１は、
チヤネル５の動作を制御するマイクロ命令を保持
する読み出し専用メモリ（Read Only
Memory、以下ROMと記す）である。

以下、従来のマルチプレクサチヤネル５の動作
を説明する。第３図は、従来の動作手順を示す流
れ図である。計算機のプログラムに組み込まれた
入出力命令が実行されると、CPU１は主記憶装
置２にCCBと呼ばれる入出力動作の内容を特定
する一連のブロツクを構成する(A)。CCBの一例
を、第４図に示す。本例のCCBは、5Wordで構
成されている。４１はチヤネルコントロールワー
ド（Channel Control Word、以下CCWと記す）
であり、このCCW４１は動作の種別（リード、
ライト等）、チエインの有無等を指定する語であ
る。４２はデータの転送を行うべき主記憶装置２
の転送開始番地（スタートアドレス）である。４
３は入出力装置６に送出されるコマンドデータ
と、ターミナルキヤラクタと、データ転送量を指
定するデータとから構成される語である。４４は
CCBの動作終了時にチヤネル番号（チヤネルの
アドレス）と、機器番号（入出力装置のアドレ
ス）と、チヤネルステークスと、機器ステークス
が格納される語である。４５は、チエインアドレ
スであり、CCBの動作終了後、新規のCCBにチ
エインする指定が、前記CCW４１で指定されて
いた場合、主記憶装置２における新規CCBの格
納先頭番地が、この語４５により指定される。

さて、以上のようなCCBが、主記憶装置２に
構成された後（第３図Ａ）、CPU１は、チヤネル
５に対しチヤネル起動命令（第３図Ｂ）を発行
し、動作対象の機器番号、及び、CCB格納先頭
番地をチヤネル５に通知する。この機器番号はデ
バイスナンバレジスタ５１１に、CCB格納先頭
番地はメモリデータレジスタ５１２にそれぞれ格
納される。次に、チヤネル５によつて主記憶装置
２からCCBが読み出され、前記記憶回路５１４
に格納される。そして、チヤネル５は、この
CCBを解読し、指定された入出力動作の実行を
行う（第３図Ｃ，Ｇ〜Ｏ）。この時点で、入出力
動作の制御はチヤネル５側に移り、CPU１は、
入出力動作から解放される。

次に、この記憶回路５１４にCCBが格納され
ている状態で、指定された入出力装置６から割り
込みが発生したとする（第３図Ｄ）。

この時マイクロ命令によつて割り込みが検出さ
れると、割り込み承認信号が入出力装置６に出力
される（割込み機器の割出し（第３図Ｅ）。この
承認信号を受けた入出力装置６は、自身の機器番
号をチヤネル５に通知する（第３図Ｆ）。通知さ
れた機器番号は、入出力バツフア５１７、ALU
５１８を経てＡレジスタ５１９に保持される。次
に、マイクロ命令によつて、機器番号からサブチ
ヤネルアドレスが作成される。第４図に示すよう
に、CCBが5wordから成るとすれば、機器番号×
５の演算が行われることになる。これは、各入出
力装置６に対応したCCBが、機器番号×５のア
ドレスから、それぞれ格納されているからであ
る。このような演算によつて作成されたサブチヤ
ネルアドレスが、サブチヤネルアドレスレジスタ
５１６に格納されると、それにより記憶回路５１
４のCCBがアクセスされ、一連の入出力動作が
行われる（第３図Ｃ，Ｇ〜Ｏ）。サブチヤネルア
ドレスを作成する演算は、CPU１のチヤネル起
動命令によつて動作する場合にも行われる。これ
は、先に説明した、CCBを記憶装置５１４に格
納する際の、格納アドレスを作成する時である。
すなわち、デバイスナンバレジスタ５１１に保持
された機器番号がＡレジスタ５１９に取り込まれ
機器番号×５の演算が行われるのである。

〔背景技術の問題点〕

しかし、以上述べた従来のマルチプレクサチヤ
ネルは、以下の点で問題がある。一般に、マルチ
プレクサチヤネルには、複数の低速データ転送の
入出力装置、例えば、タイプライタ、紙テープ、
カード読み取り／さん孔装置等が接続される。そ
して、チヤネルと入出力装置との接続は、時分割
で頻繁に切り替えられる。このため、入出力装置
の切り替えごとに記憶装置５１４をアクセスして
対応するCCBを読み出さなければならない。ま
た、一連のチヤネル動作においても、CCB内の
CCWの読み出し、スタートアドレスの更新、転
送バイト数の更新毎に対応するサブチヤネルアド
レスの作成が必要となる。このため、従来のマル
チプレクサチヤネルのような、ALUを用いた演
算によるサブチヤネルアドレスの作成では、サブ
チヤネルアドレス作成の演算時間がチヤネルのオ
ーバヘツドとして問題になる。

〔発明の目的〕

本発明は、サブチヤネルアドレス作成時におけ
る前記の問題点を解決するために、チヤネル内記
憶装置のアドレス計算を行うことなく、制御対象
入出力機器のチヤネルコントロールブロツク
（CCB）が記憶されるサブチヤネルをアクセスす
ることができるマルチプレクサチヤネルを提供す
ることを目的とする。

〔発明の概要〕

本発明のマルチプレクサチヤネルは、記憶回
路、制御メモリ、割込み機器番号レジスタ、デバ
イスナンバレジスタ、割込みレジスタとデバイス
ナンバレジスタとを選択する選択手段、アドレス
情報を前記記憶回路に送出する手段とを具備す
る。記憶回路は、入出力動作の内容を特定したチ
ヤネルコントロールブロツク（CCB）が保持さ
れる。

制御メモリに格納されるマイクロ命令は、前記
記憶回路をアクセスする前記アドレス情報の一部
となるアドレス修飾情報を含んだ命令である。前
記割込み機器番号レジスタは、入出力装置からの
割込み要求の際に、要求もとの入出力装置から通
知される機器番号を保持するレジスタ手段であ
る。前記デバイスナンバレジスタは、中央処理装
置（CPU）からチヤネル起動命令が送出され処
理される際に、CPUから通知される動作対象と
なる入出力装置の機器番号を保持するレジスタ手
段である。前記選択手段は、割込み要求、又は、
チヤネル起動命令に従つて前記制御メモリから読
み出されるマイクロ命令の実行により前記割込み
機器番号レジスタ、又は、前記デバイスナンバレ
ジスタを選択して、保持されている機器番号を出
力する手段である。

割込み要求処理時には割り込み機器番号レジス
タに保持された機器番号が、チヤネル起動命令の
処理時には前記デバイスナンバレジスタに保持さ
れた機器番号がそれぞれ選択され出力される。前
記送出手段は、前記選択手段により選択された機
器番号と前記制御メモリから読み出されたマイク
ロ命令に含まれた前記アドレス修飾情報とを複合
し、これを記憶回路をアクセスするアドレス情報
として前記記憶回路に送出する手段である。本発
明の主たる特徴は、前記選択手段を具備したこ
と、及び、第１の記憶装置をアクセスするための
アドレス情報が機器番号とマイクロ命令のオペラ
ンド部に含まれたアドレス修飾情報とを複合する
だけで作成されることにある。

〔発明の実施例〕

以下、本発明によるマルチプレクサチヤネル
を、一実施例をあげて詳細に説明する。

第５図は、本発明によるマルチプレクサチヤネ
ルの一実施例のブロツク図である。３はCPU（図
示せず）、及び、主記憶装置（図示せず）とマル
チプレクサチヤネル５とを結ぶ高速DMAバスで
ある。７はマルチプレクサチヤネル５と複合の入
出力装置（図示せず）とを結ぶ入出力バスであ
る。５２４は高速バスドライバ・レシーバ回路、
５２５は高速バス制御回路である。５２６は
CPUにCCB動作終了を知らせるターミネーシヨ
ンレジスタである。５１２はメモリデータレジス
タであり、５１２ａは主記憶装置の読出しデータ
を保持するリードデータレジスタ、５１２ｂは主
記憶装置への書込みデータを保持するライトデー
タレジスタである。５１３はデータ転送先の主メ
モリアドレスを保持するメモリアドレスレジスタ
である。５２７はCPUからのチヤネル起動命令
によつてチヤネル５に通知されるCCB先頭アド
レスを保持するCCBアドレスレジスタである。
５１１はCPUからのチヤネル起動命令によりチ
ヤネル５に通知されるチヤネル番号、機器番号を
保持するデバイスナンバレジスタである。５２８
は内部バスＡ（Ａ−BUS）で、各レジスタ、
RAM等のデータが通るバスである。５１４は
CCBが格納されるランダムアクセスメモリ
（Random Access Memory）で構成される記憶
回路（以下RAMと記す）である。５２９はマル
チプレクサチヤネル全体の制御を司どるマイクロ
コンピユータである。５１７は入出力バツフアで
あり、５１７ａは入出力バス７に送出するデータ
を保持するリードデータバツフアレジスタであ
る。このリードデータバツフアレジスタ５１７ａ
は、マイクロコンピユータ５２９が各レジスタ、
RAM５１４等のデータを取込むときのデータを
保持するレジスタとしても用いられる。５１７ｂ
は入出力バス７からのデータを保持するライトデ
ータバツフアレジスタであり、マイクロコンピユ
ータ５２９からのデータを保持するレジスタとし
ても用いられる。５３０は転送バイト数を保持す
るカウンタであり、入出力装置とのデータ転送毎
に減算される。５３１はCCWレジスタであり、
RAM５１４に格納されているCCB内のCCW（第
４図４１）が読み出された時そのCCWを保持す
るレジスタである。

５２１は複数のマイクロ命令で構成されるマイ
クロプログラムが格納されている読み出し専用メ
モリ（Read Only Memory）で構成される制御
メモリ（以下ROMと記す）である。５２０は
ROMアドレス制御回路である。５２０ａはデコ
ードROM、５２０ｂはROMアドレスセレクタ、
５２０ｃはマイクロプログラムカウンタである。
デコードROM５２０ａは、CCWレジスタ５３１
の出力をデコードしてマイクロプログラムの実行
開始番地をマイクロプログラムカウンタ５２０ｃ
に通知するデコーダである。ROMアドレスセレ
クタ５２０ｂはマイクロプログラムカウンタ５２
０ｃにデコードROM５２０ａの出力、あるいは
分岐先アドレスのいずれかをセレクトして出力す
るゲートである。マイクロプログラムカウンタ５
２０ｃはROM５２１に出力するマイクロ命令ア
ドレスを保持する。そして、このマイクロプログ
ラムカウンタ５２０ｃに保持されたアドレスは、
マイクロ命令の実行毎に「１」ずつインクリメン
トされる。またマイクロプログラムカウンタ５２
０ｃには、分岐を伴なうマイクロ命令がROM５
２１から読み出された場合に、ROMアドレスセ
レクタ５２０ｂによつて選択された分岐先アドレ
スが保持される。５２２はROM５２１から読み
出されたマイクロ命令を保持するROMデータレ
ジスタである。本発明の特徴であるマイクロ命令
については後述する。５３２はROMデータレジ
スタ５２２からの出力ラインである。５３３は入
出力バス制御回路、５３４はＡ−バス５２８の制
御を行う内部バス制御回路、５３５はテスト
（TEST）条件判定回路である。５３６は内部バ
スＢ（Ｂ−BUS）であり、マイクロコンピユータ
５２９の入出力データ、入出力バス７の入出力デ
ータ等が通る。５３７はチヤネル５と入出力バス
７との間のデータの受渡しを行うための入出力バ
スドライバ・レシーバ回路である。５３８は割込
みを発した入出力機器の機器番号を保持するレジ
スタである。５３９はチヤネル起動命令により起
動のかけられた機器番号を保持するSIOスタツ
ク、５４０はSIOスタツク５３９から読み出され
たデータを保持するスタツクレジスタである。５
４１はスタツクレジスタ５４０、又は、割込み機
器番号レジスタ５３８のどちらかの出力を選択す
る回路である。この選択回路５４１の出力、すな
わち機器番号は後述するマイクロ命令中のアドレ
ス修飾情報(A)と複合されてRAM５１４をアクセ
スするアドレス情報となる。５１６はサブチヤネ
ルアドレスレジスタである。選択回路５１４から
のアドレス情報は、サブチヤネルアドレスレジス
タ５１６に格納される。５４２は固定アドレス修
飾情報レジスタである。５４３は接続機器番号レ
ジスタである。

第６図に、本実施例で用いられるマイクロ命令
を示す。６０は、マイクロ命令である。６０はオ
ペレーシヨン部（OP）、６２はデイステイネーシ
ヨン部(D)でありマイクロコンピユータ５２９によ
る演算結果の格納場所を示す。６３はアドレス修
飾情報部(A)である。６４は拡張部(E)である。

次に本実施例のマルチプレクサチヤネル５の動
作を、第３図、第４図、第５図、第６図を参照し
て説明する。従来例の説明でも述べたように、
CPU１がチヤネル５にチヤネル起動命令を発す
る場合、あらかじめCPU１は、例えば第４図に
示される如きCCBを主記憶装置２に格納する
（第３図Ａ）。CPU１はCCBを主記憶装置２に格
納した後、チヤネル起動命令を出力する。そして
CPU１がチヤネル起動命令を実行すると、CPU
１はチヤネル５に対しチヤネル番号、入出力動作
の対象となる入出力装置の機器番号、ターミネー
シヨンキユー番号、CCB格納先頭アドレス
（CCBアドレス）を通知する（第３図Ｂ）。機器
番号、及び、CCB格納先頭番地はそれぞれチヤ
ネル番号によつて指定されたチヤネル５のデバイ
スナンバレジスタ５１１、CCBアドレスレジス
タ５２７に格納される。次に、高速バス制御回路
５２５から内部バス制御回路５３４に内部バス
（Ａ−BUS）５２８使用要求が伝達される。内部
バス制御回路５３４がＡ−BUS５２８の使用要
求を受けると、TEST条件判定回路５３５によつ
て指定された機器番号の入出力装置６が現在使用
中であるか等の条件判定が行われる。前記入出力
装置６との接続が可能と判定されると、内部バス
制御回路５３４は選択回路５４１、デバイスナン
バレジスタ５１１、固定アドレス修飾情報レジス
タ５４２にコントロール信号を送出する。この信
号によつて、デバイスナンバレジスタ５１１に格
納された機器番号と、固定アドレス修飾情報レジ
スタ５４２に格納された固定アドレス修飾情報と
が、サブチヤネルアドレスレジスタ５１６に格納
される。次に、内部バス制御回路５３４は、
CCBアドレスレジスタ５２７にコントロール信
号を送出する。この信号によつて、CCBアドレ
スレジスタ５２７に格納されたCCBアドレスが
Ａ−BUS５２８を介してRAM５１４に送出され
る。同時に、内部バス制御回路５３４はサブチヤ
ネルアドレスレジスタ５１６にもコントロール信
号を送出する。この信号によつて、サブチヤネル
アドレスレジスタ５１６に作成されたサブチヤネ
ルアドレス（機器番号＋固定アドレス修飾情報）
がRAM５１４に送出され、RAM５１４がアク
セスされる。以上の動作により、CCBアドレス
がRAM５１４内の指定番地に格納される。例え
ば固定アドレス修飾情報が“７”に設定されてい
るとすればCCBアドレスは、RAM５１４内の
（“機器番号”＋“７”）番地に格納される。この時、
内部バス制御回路５３４はSIOスタツク５３９へ
もコントロール信号を出力する。この信号によつ
て、デバイスナンバレジスタ５１１に格納された
機器番号がSIOスタツク５３９に取り込まれる。
SIOスタツク５３９はチヤネル起動命令により指
定された機器番号を保持しておくためのレジスタ
群である。これはデバイスナンバレジスタ５１１
を常時あけておくために用いるレジスタ群であ
る。CPU１はチヤネル５に対し定期的にチヤネ
ル起動命令を発するわけではない。第３図には１
回のチヤネル起動命令しか図示されていないが、
CPU１はチヤネル５の動作とはまつたく独立に
チヤネル起動命令を発行する。例えば、１つのチ
ヤネル起動命令の処理中に別のチヤネル起動命令
が発行されることがある。この時、デバイスナン
バレジスタ５１１に前のチヤネル起動命令で指定
された入出力機器番号が保持されていたのでは、
次のチヤネル起動命令が受付けられない。これを
解決するために、チヤネル起動命令を受付けた段
階で、機器番号をSIOスタツク５３９に格納して
デバイスナンバレジスタ５１１をあけておくので
ある。SIOスタツク５３９はfirst−in・first−
outのスタツクである。以上の処理が終了して、
CCBアドレスがRAM５１４に、機器番号がSIO
スタツク５３９に格納されると、内部バス制御回
路５３４からTEST条件判定回路５３５へチヤネ
ル起動命令受付信号が伝達される。この信号を受
けたTEST条件判定回路５３５はROMアドレス
制御回路５２０を介してROM５２１に格納され
たマイクロプログラムを起動させる。チヤネル起
動命令が実行可となると、マイクロプログラムは
チヤネル起動命令の処理に移行する。以下チヤネ
ル起動命令処理の説明を行う。マイクロプログラ
ムの実行により、まず内部バス制御回路５３４に
SIOスタツク取り出し指令が出されると、SIOス
タツク５３９からスタツクレジスタ５４０の機器
番号が取り出され格納される。次に選択回路５４
１に対してスタツクレジスタ５４０の選択を指示
し、サブチヤネルアドレスレジスタ５１６に機器
番号を格納するマイクロ命令が実行される。これ
により、サブチヤネルアドレスレジスタ５１６の
上位機器番地部にチヤネル起動命令により指定さ
れた機器番号が保持される。この時、同時に接続
機器番号レジスタ５４３にも前記機器番号が格納
される。次にRAM５１４から先に格納された
CCBアドレスを取り出し、メモリアドレスレジ
スタ５１３に格納するマイクロ命令が実行され
る。このマイクロ命令は、第６図に示す構成であ
る。この場合OP（61）＝“READ”、Ｄ（62）＝“メモ
リアドレスレジスタ５１３”、Ａ（63）＝“７”であ
る。即ち、サブチヤネルアドレスレジスタ５１６
の下位アドレス修飾部に“７”を格納し、複合さ
れたサブチヤネルアドレス（“機器番号”＋“７”）
に基づきRAM５１４からデータ（CCBアドレ
ス）を読み出し、メモリアドレスレジスタ５１３
に格納するマイクロ命令である。このマイクロ命
令の実行により、CCBアドレスがメモリアドレ
スレジスタ５１３に格納されると、高速バス制御
回路５２５へメモリリード指令が出力される。メ
モリリード指令が出されると高速バス制御回路５
２５は主記憶装置２に対しバス３使用要求を出
し、バス３使用が許可されると、メモリアドレス
レジスタ５１３に格納されたCCBアドレスを主
記憶装置２に送り、主記憶装置２からCCB先頭
番地に格納されたデータを読み出す。CCBが第
４図に示した構成をとるならば、まずCCW４１
が読み出される。この読み出されたデータはリー
ドデータレジスタ５１２ａに格納される。次にマ
イクロ命令は内部バス制御回路５３４に対し、リ
ードデータレジスタ５１２ａに格納されたデータ
のRAM５１４への書き込みを指示する。この時
のマイクロ命令は、OP（61）＝“WRITE”、Ｄ
（62）＝“リードデータレジスタ５１２ａ”、Ａ＝
“０”であり、RAM５１４内の（“機器番号”＋
“０”）番地に、リードデータレジスタ５１２ａの
内容が書き込まれる。次にメモリアドレスレジス
タ５１３の内容が“１”加算され、上述の動作が
繰り返される。この時、リードデータのRAM５
１４への格納を指示するマイクロ命令におけるア
ドレス修飾情報「Ａ」も“１”ずつ加算された値
になる。以上の動作を繰り返すことによつて、主
記憶装置２のCCBがRAM５１４内に取り込まれ
る。第７図に、CCBがRAM５１４内に格納され
た状態を示す。CCBのRAM５１４内への格納が
終了すると、ROM５２１からのマイクロ命令に
よりCCWがRAM５１４から読み出されてCCW
レジスタ５３１に格納される。この時のマイクロ
命令は、OP（61）＝“READ”、Ｄ（62）＝“CCWレ
ジスタ５３１”、Ａ＝“０”である。CCWレジス
タ５３１の出力はデコードROM５２０ａのアド
レス信号になつており、デコードROM５２０ａ
によりCCWの解読が行われ、次に実行されるマ
イクロプログラムのアドレスがROMアドレスセ
レクタ５２０ｂを通つてマイクロプログラムカウ
ンタ５２０ｃに入力され、マイクロプログラムは
分岐する。

以下CCWでライト（WRITE）モードの指令が
ある時の動作を第８図の動作状態図を参照して説
明する。先ず前述したマイクロプログラムの分岐
が行われると入出力装置６とチヤネル５とを接続
するために、接続機器番号レジスタ５４３に保持
されている機器番号を入出力バス７に送出する指
令を入出力バス制御回路５３３に出す。入出力バ
ス制御回路５３３は内部バスＢ（Ｂ−BUS）５３
６、更に入出力バスドライバレシーバ回路５３７
を介して入出力バス７に機器番号を送出した後、
現在入出力バス７に送出されている情報が接続機
器番号であることを示す第８図のアドレス信号
CADRLO８−１を入出力バス７に送出する。

一方、入出力バス７に接続されている入出力装
置６は、入出力バス７上に送出された機器番号情
報と自装置に固有に設定された番号（機器番号）
とを比較し、一致がとれると入出力装置６内部の
アドレスフリツプフロツプをセツトする。尚、詳
述はしないが、一般に入出力装置６が、チヤネル
５より送られた機器番号情報と自装置固有の番号
とを比較する比較回路と、一致時にセツトされる
アドレスフリツプフロツプとを備えていることは
周知である。以上の動作が終了すると、機器番号
の一致のとれた入出力装置６から信号CSYNLO
８−２が返つてくる。この信号CSYNLO８−２
を受けた入出力バス制御回路５３３は機器番号と
信号CADRLO８−１の送出を止める。

以上の動作によつて、入出力機器６のアドレス
スクリツプフロツプがセツトされると、以後のチ
ヤネル５と入出力機器６とのデータ転送（授受）
はアドレスフリツプフロツプがセツトされている
入出力機器６とのみ行われる。すなわち、アドレ
スフリツプフロツプがセツトされることにより、
チヤネル５と入出力装置６間が接続（入出力装置
接続（第３図Ｇ）が行われたことになる。

次に、OP（61）＝“READ”、Ｄ（62）＝“メモリア
ドレスレジスタ５１３”、Ａ（63）＝“１”のマイク
ロ命令６０が実行される。このマイクロ命令の実
行により、サブチヤネルアドレスレジスタ５１６
には（“機器番号”＋“１”）のアドレスが作成さ
れ、RAM５１４がアクセスされる。これによ
り、スタートアドレス４２がRAM５１４の当該
アドレスより読み出されメモリアドレスレジスタ
５１３に格納される。以降、RAM５１４のアク
セスを行う際、サブチヤネルアドレスの作成は上
述したマイクロ命令と同様なマイクロ命令の実行
により行われる。以下、RAM５１４のアクセス
に関する詳細な記載は省略する。このスタートア
ドレス４２がメモリアドレスレジスタ５１３に格
納されると、マイクロプログラムは高速バス制御
回路５２５に指示を送り、高速バス３の使用権を
取得する。そして、主記憶装置２内のスタートア
ドレス４２で指定された番地から転送データを読
み込む。この転送データは、リードデータレジス
タ５１２ａに格納される。この動作が終了する
と、マイクロプログラムにより、リードデータレ
ジスタ５１２ａに格納された転送データがRAM
５１４内に書き込まれる。本実施例では、転送デ
ータは“機器番号”＋“６”の記憶装置４６に格納
される。次にマイクロプログラムにより、転送バ
イト数４３がRAM５１４から読み出されてカウ
ンタ５３０にセツトされる。更に、先に読み込ま
れた転送データが、マイクロプログラムにより
RAM５１４からリードデータバツフアレジスタ
５１７ａにセツトされる。以上の動作によりデー
タ転送準備(1)が完了する。

次にマイクロプログラムは、ステータスリクエ
スト信号CSRQLO８−３を入出力バス７送出す
る。このリクエスト信号CSRQLO８−３を受け
た入出力装置６はステークスデータをチヤネル５
に送出する。チヤネル５はこのステークスデータ
をチエツクし異常がなければ、リードデータバツ
フアレジスタ５１７ａに格納されたデータが入出
力バス７に送出される。入出力装置６がこのデー
タを受け取つたことを信号CSYNLOによつて通
知すると、マイクロプログラムにより、カウンタ
５３０の内容が“１”減算され、メモリアドレス
レジスタ５１３の内容が“１”加算される。通
常、高速DMAバス３は入出力バス７のデータ幅
のｎ倍で構成されるから転送バイト数４３が
“ｎ”減算されるごとに、主記憶装置２から転送
データが読み出されRAM５１４に格納される。
以上の動作によりデータ転送（Ｌ）が終了する
と、マイクロプログラムにより、カウンタ５３０
に保持される残りの転送バイト数と、メモリアド
レスレジスタ５１３に保持される次の転送データ
格納番地情報とが、RAM５１４の所定番地に格
納される（Ｎ）。この時点で、チヤネル５と入出
力装置６との接続は切り離される。これにより、
チヤネル５は、別のチヤネル起動命令の受付、又
は、任意の入出力装置６からの割込みの受付が可
能な状態（アイドル状態第３図Ｏ）となる。

さて、次に、前記転送データが送出された入出
力装置６がデータの出力動作を終了したとする。
入出力装置６が出力動作を終了すると、この入出
力装置６はチヤネル５に対し割込みをかける。本
実施例において、各入出力装置６は割込み信号ラ
イン（図示せず）によつてデイジーチエインの形
態をとつて接続されている。したがつて、チヤネ
ル５に対する割込みが複数の入出力装置６から同
時に発生した場合、このデイジーチエインに従つ
た優先度によつて割込み受付けが決定される。
今、前記入出力装置６からの割込みが受付けられ
たとする。チヤネル５は割込みを受付けると割込
み処理マイクロプログラムの実行を開始する。こ
れにより、入出力バス制御回路５３３から割込み
受付承認信号CACKLO８−６が入出力バス７へ
送出される。この信号CACKLO８−６は入出力
装置６からの割込み受付け時に出力されるコント
ロール信号であり、対応する入出力装置６に対し
て割込み機器番号情報の送出を要求するための信
号である。割込みを要求した入出力装置６は、信
号CACKLO８−６に応答して、自装置の機器番
号（割込み機器番号）を入出力バス７に送出し、
続いて信号CSYNLO９−２を入出力バス７に送
出する。上記割込み機器番号は、入出力バス制御
回路５３３の制御のもとに、入出力バスドライバ
レシーバ５３７、更に内部バスＢ（Ｂ−BUS）５
３６を介して割込み機器番号レジスタ５３８に格
納される。次に、信号CSYNLO８−２に受けた
入出力バス制御回路５３３は、選択回路５４１に
制御信号を送出し割込み機器番号レジスタ５３８
に格納された割込み機器番号を、サブチヤネルア
ドレスレジスタ５１６の機器番号部、及び、接続
機器番号レジスタ５４３に格納する。以後、
RAM５１４に対するサブチヤネルアドレスの上
位はこの割込み機器番号に固定される。以上の動
作により割込み機器番号の割出し（第３図Ｅ）が
完了する。以下、RAM５１４をアクセスする際
には、前記割込み機器番号と実行されるマイクロ
命令６０に含まれるアドレス修飾情報「Ａ」６３
とによりサブチヤネルアドレスが作成される。以
下、前述したチヤネル起動命令処理時と同様な動
作（第３図Ｃ，Ｇ〜Ｏ，Ｄ，Ｆ，Ｅ）が、所定バ
イト数のデータ転送が終了するまで繰り返され
る。

〔発明の効果〕

以上、本発明によるマルチプレクサチヤネルを
詳細に説明したが、本発明によるマルチプレクサ
チヤネルは、度重なるRAM（CCBが格納される
第１の記憶回路）のアクセスの際、サブチヤネル
アドレス作成の演算を行う必要がないので、著し
く処理速度が向上する。

尚、本発明の説明に例示した実施例は、割込み
機器番号レジスタとデバイスナンバレジスタ（又
はスタツクレジスタ）を選択する手段として選択
回路を具備するが、選択手段を前記レジスタへの
制御信号に変えることにより選択回路を省略する
ことができる。また、サブチヤネルアドレスレジ
スタを省略し、機器番号とアドレス修飾情報とが
直接RAMにをアクセスしてもかまわない。

【図面の簡単な説明】

第１図は計算機システムにおける入出力装置、
マルチプレクサチヤネル、主記憶装置の接続関係
を示すブロツク図、第２図は従来のマルチプレク
サチヤネルのブロツク図、第３図は一般的なマル
チプレクサチヤネルの動作説明図、第４図は
CCBの一例図、第５図は本発明によるマルチプ
レクサチヤネルの一実施例のブロツク図、第６図
は本実施例で用いられるマイクロ命令の構成図、
第７図はRAM内CCBの格納状態図、第８図は本
実施例の動作説明図である。１……中央処理装置（CPU）、２……主記憶装
置、３……DMAバス、５……マルチプレクサチ
ヤネル、６……入出力装置、７……入出力バス、
５１１……デバイスナンバレジスタ、５１４……
第１の記憶回路（RAM）、５１６……サブチヤ
ネルアドレスレジスタ、５２１……記憶回路
（ROM）、５２２……ROMデータレジスタ、５
３８……割込み機器番号レジスタ、５４１……選
択回路、５４２……固定アドレス修飾レジスタ、
６０……マイクロ命令、６３……アドレス修飾情
報部(A)。

Claims

【特許請求の範囲】１入出力装置と主記憶装置との間のデータ入出
力制御を行うマルチプレクサチヤネルにおいて、入出力動作の内容を特定したチヤネルコントロ
ールブロツクが保持される記憶回路と、この記憶
回路をアクセスするアドレス情報の一部となるア
ドレス修飾情報を含んだマイクロ命令等から構成
されるマイクロプログラムを保持する制御メモリ
と前記入出力装置からの割込み要求の際に、要求
もとの入出力装置から通知される機器番号を保持
する割込み機器番号レジスタと、前記マルチプレ
クサチヤネルの制御を行う中央処理装置からチヤ
ネルの制御を行う中央処理装置からチヤネル起動
命令が送出され処理される際に、前記中央処理装
置から前記マルチプレクサチヤネルに送られる入
出力装置の機器番号を保持するデバイスナンバレ
ジスタと、前記割込み要求、又は、チヤネル起動
命令に従つて前記記憶回路から読み出されたマイ
クロ命令の実行により、割込み要求の処理時に
は、前記割込み機器番号レジスタに保持された機
器番号を、チヤネル起動命令の処理時には前記デ
バイスナンバレジスタに保持された機器番号をそ
れぞれ選択して前記サブチヤネルアドレスレジス
タに出力する選択手段と、この出力された機器番
号と前記制御メモリから読出された前記マイクロ
命令のオペランド部に含まれたアドレス修飾情報
とを復号し、アドレス情報として前記記憶回路に
送出する手段とを、具備することを特徴としたマ
ルチプレクサチヤネル。