JPS63301346A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPS63301346A JPS63301346A JP13745587A JP13745587A JPS63301346A JP S63301346 A JPS63301346 A JP S63301346A JP 13745587 A JP13745587 A JP 13745587A JP 13745587 A JP13745587 A JP 13745587A JP S63301346 A JPS63301346 A JP S63301346A
- Authority
- JP
- Japan
- Prior art keywords
- input
- control
- output control
- data transfer
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- A—HUMAN NECESSITIES
- A63—SPORTS; GAMES; AMUSEMENTS
- A63H—TOYS, e.g. TOPS, DOLLS, HOOPS OR BUILDING BLOCKS
- A63H33/00—Other toys
- A63H33/38—Picture books with additional toy effects, e.g. pop-up or slide displays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、演算処理装置からの指令により、入出力装置
と主記憶装置間でのデータ転送の制御を連続的に行なう
入出力制御装置における入出力制御方式に関する。
と主記憶装置間でのデータ転送の制御を連続的に行なう
入出力制御装置における入出力制御方式に関する。
（従来の技術）
従来、この種の入出力制御方式は種々提供されている。
第１の方式として、第２図に示すように、まず演算処理
装置１０がデータ転送に関する複数の制御情報ＣＣＩ、
ＣＣ２，ＣＣ３を共通バス２０に接続された主記憶装
置３０内の格納領域３１に設定し、入出力制御装置４０
に対してデータ転送の指示を与える。
装置１０がデータ転送に関する複数の制御情報ＣＣＩ、
ＣＣ２，ＣＣ３を共通バス２０に接続された主記憶装
置３０内の格納領域３１に設定し、入出力制御装置４０
に対してデータ転送の指示を与える。
入出力制御装置４０では、共通バス２０を介して主記憶
装置３０内の例えば制御情報ＣＣＩを入出力制御部４１
に読み込み、この入出力制御部４１が入出力装置５０と
主記憶袋＠３０との間のデータ転送の制御を開始する。
装置３０内の例えば制御情報ＣＣＩを入出力制御部４１
に読み込み、この入出力制御部４１が入出力装置５０と
主記憶袋＠３０との間のデータ転送の制御を開始する。
そして、制御情報ＣＣ１に基づくデータ転送が終了する
と、入出力制御部４１は共通バス２゜を介して当該デー
タ転送の終了情報ＳＴＩを主記憶装置３０内の格納領域
３２に設定し１次の制御情報ＣＣ２を読み込んで対応す
るデータ転送の制御及びその終了後における終了情報Ｓ
Ｔ２の設定を行なう。
と、入出力制御部４１は共通バス２゜を介して当該デー
タ転送の終了情報ＳＴＩを主記憶装置３０内の格納領域
３２に設定し１次の制御情報ＣＣ２を読み込んで対応す
るデータ転送の制御及びその終了後における終了情報Ｓ
Ｔ２の設定を行なう。
こうして演算処理装置１０により設定されたすべての制
御情報ＣＣ１〜ＣＣ３に基づくデータ転送が完了すると
、入出力制御装置４０は演算処理装ＦＲ１０に割込みを
かけてデータ転送の完了通知を行なう。なお、第２図に
おいて、■〜■は入出力制御部４１による主記憶装置３
０内の格納領域３１．３２へのアクセス順序を示す。
御情報ＣＣ１〜ＣＣ３に基づくデータ転送が完了すると
、入出力制御装置４０は演算処理装ＦＲ１０に割込みを
かけてデータ転送の完了通知を行なう。なお、第２図に
おいて、■〜■は入出力制御部４１による主記憶装置３
０内の格納領域３１．３２へのアクセス順序を示す。
次に、第２の方式として第３図に示されるものがある。
すなわち、同図において、演算処理装置１０は主記憶装
置３０に制御情報ＣＣ１〜ＣＣ３を設定して入出力制御
装置４０′にデータ転送の指示を与える６人出力制御装
置４０’は、共通バス２０を介して前記制御情報ＣＣ１
〜ＣＣ３を一括して読み込むと共に内部の格納領域４２
に蓄積し、入出力制御部４１は制御情報ＣＣ１から順番
にデータ転送の制御を開始する。
置３０に制御情報ＣＣ１〜ＣＣ３を設定して入出力制御
装置４０′にデータ転送の指示を与える６人出力制御装
置４０’は、共通バス２０を介して前記制御情報ＣＣ１
〜ＣＣ３を一括して読み込むと共に内部の格納領域４２
に蓄積し、入出力制御部４１は制御情報ＣＣ１から順番
にデータ転送の制御を開始する。
この制御情報ＣＣＩに基づくデータ転送の制御が終了す
ると、入出力制御部４Ｉは終了情報ＳＴＩを格納領域４
３に格納し、予め蓄積された次の制御情報ＣＣ２に基づ
くデータ転送の制御を開始する。こうしてすべての制御
情報ＣＣ１〜ＣＣ３につきデータ転送が完了すると、入
出力制御部４１は共通バス２０を介してすべての終了情
報８丁１〜ＳＴ３を一括して主記憶装置３０内の格納領
域３２に転送し、次いで演算処理装置ＩＯに割込みをか
けてデータ転送の完了通知を行なう。なお、この第３図
において、■〜■は入出力制御部４１による各領域３１
．４２．４３．３２へのアクセス順序を示す。
ると、入出力制御部４Ｉは終了情報ＳＴＩを格納領域４
３に格納し、予め蓄積された次の制御情報ＣＣ２に基づ
くデータ転送の制御を開始する。こうしてすべての制御
情報ＣＣ１〜ＣＣ３につきデータ転送が完了すると、入
出力制御部４１は共通バス２０を介してすべての終了情
報８丁１〜ＳＴ３を一括して主記憶装置３０内の格納領
域３２に転送し、次いで演算処理装置ＩＯに割込みをか
けてデータ転送の完了通知を行なう。なお、この第３図
において、■〜■は入出力制御部４１による各領域３１
．４２．４３．３２へのアクセス順序を示す。
また、第３の方式として第４図に示すものが知られてい
る。この方式では、まず演算処理装置ＩＯが制御情報Ｃ
Ｃ１〜ＣＣ３を主記憶装置３０に設定し、入出力制御装
置４０″の起動処理を行なう。次いで入出力制御装置４
０″は、演算処理装置１０による転送指令ａにより共通
バス２０を介してバッファ４４に取り込まれたすべての
制御情報ＣＣｌ−ＣＣ５を、転送指令すによって内部の
格納領域４２に蓄積し、データ転送の制御を開始する。
る。この方式では、まず演算処理装置ＩＯが制御情報Ｃ
Ｃ１〜ＣＣ３を主記憶装置３０に設定し、入出力制御装
置４０″の起動処理を行なう。次いで入出力制御装置４
０″は、演算処理装置１０による転送指令ａにより共通
バス２０を介してバッファ４４に取り込まれたすべての
制御情報ＣＣｌ−ＣＣ５を、転送指令すによって内部の
格納領域４２に蓄積し、データ転送の制御を開始する。
入出力制御部４１は、制御情報ＣＣ１に基づくデータ転
送の制御を開始し、これが終了すると終了情報ＳＴＩを
格納領域４３に設定すると共に１次の制御情報ＣＣ２に
基づくデータ転送の制御を行ない、その後、終了情報Ｓ
Ｔ２を格納領域４３に設定する。こうしてすべての制御
情報ＣＣｌ−ＣＣ５に基づくデータ転送が完了すると、
入出力制御部４１は転送指令Ｃによりすべての終了情報
ＳＴＩ〜ＳＴ３をバッファ４４に転送する一方で演算処
理装＠１０に割込みをかけてデータ転送の完了通知を行
なう。
送の制御を開始し、これが終了すると終了情報ＳＴＩを
格納領域４３に設定すると共に１次の制御情報ＣＣ２に
基づくデータ転送の制御を行ない、その後、終了情報Ｓ
Ｔ２を格納領域４３に設定する。こうしてすべての制御
情報ＣＣｌ−ＣＣ５に基づくデータ転送が完了すると、
入出力制御部４１は転送指令Ｃによりすべての終了情報
ＳＴＩ〜ＳＴ３をバッファ４４に転送する一方で演算処
理装＠１０に割込みをかけてデータ転送の完了通知を行
なう。
この完了通知を受けた演算処理装置ｔｏは、転送指令ｄ
により終了情報ＳＴ１〜ＳＴ３をバッファ４４から主記
憶装置３０内の格納領域３２に転送し、設定するもので
ある。なお、第４図において、■〜■は入出力制御部４
１による各領域４２．４３へのアクセス順序を示す。
により終了情報ＳＴ１〜ＳＴ３をバッファ４４から主記
憶装置３０内の格納領域３２に転送し、設定するもので
ある。なお、第４図において、■〜■は入出力制御部４
１による各領域４２．４３へのアクセス順序を示す。
（発明が解決しようとする問題点）
しかしながら、先の第１の方式（第２図）及び第２の方
式（第３図）によると、入出力制御装置４０゜４０′す
なわち入出力制御部４１が、制御情報ＣＣｌ−ＣＣ５の
読み込みとこれらの制御情報ｃｃ１〜ＣＣ３に基づくデ
ータ転送の終了情報ＳＴＩ〜ＳＴ３の設定のために主記
憶装置３０をアクセスする必要がある。この結果、場合
によっては主記憶装置３０内の制御プログラム等を破壊
、または変更してしまうおそれがあり、主記憶装置３０
の記憶保護が十分に図れないという問題があった。
式（第３図）によると、入出力制御装置４０゜４０′す
なわち入出力制御部４１が、制御情報ＣＣｌ−ＣＣ５の
読み込みとこれらの制御情報ｃｃ１〜ＣＣ３に基づくデ
ータ転送の終了情報ＳＴＩ〜ＳＴ３の設定のために主記
憶装置３０をアクセスする必要がある。この結果、場合
によっては主記憶装置３０内の制御プログラム等を破壊
、または変更してしまうおそれがあり、主記憶装置３０
の記憶保護が十分に図れないという問題があった。
また、第１の方式では各制御情報ｃＣ１〜ＣＣ３に基づ
くデータ転送が終了する度にその終了情報ＳＴＩ〜ＳＴ
３が主記憶装置３０内の格納領域３２に設定されるため
、演算処理装置１０がこの格納領域３２を参照すること
によりデータ転送の実行状況を知ることができるが、第
２の方式（第３図）及び第３の方式（第４図）によると
、演算処理装置１０は入出力制御装置４０’ 、 ４０
”からデータ転送の完了通知を受けるまで自ら設定した
制御情報に基づくデータ転送の実行結果を認識すること
ができず、データ転送の実行経過を知ることができない
。このため、データ転送中に各種の障害が発生した場合
にその原因解析等が困難であるという問題があった。
くデータ転送が終了する度にその終了情報ＳＴＩ〜ＳＴ
３が主記憶装置３０内の格納領域３２に設定されるため
、演算処理装置１０がこの格納領域３２を参照すること
によりデータ転送の実行状況を知ることができるが、第
２の方式（第３図）及び第３の方式（第４図）によると
、演算処理装置１０は入出力制御装置４０’ 、 ４０
”からデータ転送の完了通知を受けるまで自ら設定した
制御情報に基づくデータ転送の実行結果を認識すること
ができず、データ転送の実行経過を知ることができない
。このため、データ転送中に各種の障害が発生した場合
にその原因解析等が困難であるという問題があった。
本発明は上記問題点を解決するために提案されたもので
、その目的とするところは、入出力制御装置から主記憶
装置へのアクセスをデータ転送時にのみ許容し、制御情
報の読み出しや終了情報設定時における主記憶装置への
アクセスを不要として主記憶装置の保護を万全にすると
共に、データ転送の実行経過を逐次参照できるようにし
て各種の障害発生時の解析を容易にした入出力制御方式
を提供することにある。
、その目的とするところは、入出力制御装置から主記憶
装置へのアクセスをデータ転送時にのみ許容し、制御情
報の読み出しや終了情報設定時における主記憶装置への
アクセスを不要として主記憶装置の保護を万全にすると
共に、データ転送の実行経過を逐次参照できるようにし
て各種の障害発生時の解析を容易にした入出力制御方式
を提供することにある。
（問題点を解決するための手段）
上記目的を達成するため、本発明は、入出力制御装置内
に、演算処理装置及び入出力制御部の双方から読み出し
／書き込み可能で互いに一対一に対応する複数のコント
ロールレジスタ及びステータスレジスタを備え、演算処
理装置によりコントロールレジスタに設定された複数の
制御情報に基づいて入出力制御部がデータ転送を逐次実
行する都度、各制御情報に基づくデータ転送の終了情報
を各コントロールレジスタに対応するステータスレジス
タに設定することを特徴としている。
に、演算処理装置及び入出力制御部の双方から読み出し
／書き込み可能で互いに一対一に対応する複数のコント
ロールレジスタ及びステータスレジスタを備え、演算処
理装置によりコントロールレジスタに設定された複数の
制御情報に基づいて入出力制御部がデータ転送を逐次実
行する都度、各制御情報に基づくデータ転送の終了情報
を各コントロールレジスタに対応するステータスレジス
タに設定することを特徴としている。
（作用）
本発明によれば、複数の制御情報に基づきデータ転送を
連続的に制御するに際して、入出力制御装置内の入出力
制御部がコントロールレジスタ内の制御情報を読み出し
、この制御情報に基づくデータ転送を実行した後にその
都度、対応する終了情報を所定のステータスレジスタに
設定する。従って、制御情報の読み出し等に当って入出
力制御装置が主記憶装置にアクセスする必要がなく、ま
た、演算処理装置からステータスレジスタの内容を読み
出すことによってデータ転送の実行経過が明らかになる
ものである。
連続的に制御するに際して、入出力制御装置内の入出力
制御部がコントロールレジスタ内の制御情報を読み出し
、この制御情報に基づくデータ転送を実行した後にその
都度、対応する終了情報を所定のステータスレジスタに
設定する。従って、制御情報の読み出し等に当って入出
力制御装置が主記憶装置にアクセスする必要がなく、ま
た、演算処理装置からステータスレジスタの内容を読み
出すことによってデータ転送の実行経過が明らかになる
ものである。
（実施例）
以下、図に沿って本発明の一実施例を説明する。
まず、第１図は本発明が適用される入出力制御システム
の構成を示しており、演算処理装置１と主記憶装置２に
対して、共通バス３を介して入出力制御装置４が接続さ
れている。この入出力制御装置４の内部には、共通バス
３を介して演算処理装置１により読み出し／書き込み可
能な複数のコントロールレジスタ４ａ、 ４ｂ、 ４ｃ
及びステータスレジスタ４ｘ、 ４ｙｔ ４ｚが設けら
れている。
の構成を示しており、演算処理装置１と主記憶装置２に
対して、共通バス３を介して入出力制御装置４が接続さ
れている。この入出力制御装置４の内部には、共通バス
３を介して演算処理装置１により読み出し／書き込み可
能な複数のコントロールレジスタ４ａ、 ４ｂ、 ４ｃ
及びステータスレジスタ４ｘ、 ４ｙｔ ４ｚが設けら
れている。
これらのレジスタは、何れも演算処理装置１により設定
される制御情報ＣＣＩ、 ＣＣ２，ＣＣ３に対応した個
数だけ設けられており、また、コントロールレジスタ４
ａに設定された制御情報に基づくデータ転送の終了情報
がステータスレジスタ４ｘに設定されるというように、
各コントロールレジスタ４ａ。
される制御情報ＣＣＩ、 ＣＣ２，ＣＣ３に対応した個
数だけ設けられており、また、コントロールレジスタ４
ａに設定された制御情報に基づくデータ転送の終了情報
がステータスレジスタ４ｘに設定されるというように、
各コントロールレジスタ４ａ。
４ｂ、 ４ｃ、ステータスレジスタ４ｘ、 ４ｙ、 ４
ｚは一対一に対応付けられている。
ｚは一対一に対応付けられている。
更に、入出力制御装置４の内部には、主記憶装置２とカ
ードリーダやプリンタ等各種の入出力装置５との間でデ
ータ転送を行なう入出力制御部４Ａが設けられており、
この入出力制御部４Ａもコントロールレジスタ４ａ、
４ｂ、 ４ｃ及びステータスレジスタ４ス、 ４ｙ、
４ｚに対して読み出し／書き込み可能となっている。
ードリーダやプリンタ等各種の入出力装置５との間でデ
ータ転送を行なう入出力制御部４Ａが設けられており、
この入出力制御部４Ａもコントロールレジスタ４ａ、
４ｂ、 ４ｃ及びステータスレジスタ４ス、 ４ｙ、
４ｚに対して読み出し／書き込み可能となっている。
次に、このシステムにおける入出力制御動作を以下に詳
述する。
述する。
まず、演算処理袋＠１は、データ転送に必要なコマンド
ＣＭＩ、 Ｃ８４，０Ｍ３．データ長ＢＣＩ、 ＢＯ２
，ＢＯ２及び転送データの主記憶装置２内の格納アドレ
スＭＡＩ、 ＭＡ２． ＭＡ３を含む制御情報ＣＣ１〜
ＣＣ３をコントロールレジスタ４ａ〜４Ｃに設定し、入
出力制御装置４を起動する。入出力制御部４Ａは、始め
にコントロールレジスタ４ａから制御情報ＣＣＩを読み
込み、コマンドＣ１１１１，データ長ＢＣＩ及び格納ア
ドレスＭＡＬを用いてデータ転送の制御を開始する。そ
して、このデータ転送が終了すると、入出力制御部４Ａ
は制御情報ＣＣ１に基づくデータ転送の終了情報ＳＴＩ
をコントロールレジスタ４ａに対応するステータスレジ
スタ４ｘに設定する。
ＣＭＩ、 Ｃ８４，０Ｍ３．データ長ＢＣＩ、 ＢＯ２
，ＢＯ２及び転送データの主記憶装置２内の格納アドレ
スＭＡＩ、 ＭＡ２． ＭＡ３を含む制御情報ＣＣ１〜
ＣＣ３をコントロールレジスタ４ａ〜４Ｃに設定し、入
出力制御装置４を起動する。入出力制御部４Ａは、始め
にコントロールレジスタ４ａから制御情報ＣＣＩを読み
込み、コマンドＣ１１１１，データ長ＢＣＩ及び格納ア
ドレスＭＡＬを用いてデータ転送の制御を開始する。そ
して、このデータ転送が終了すると、入出力制御部４Ａ
は制御情報ＣＣ１に基づくデータ転送の終了情報ＳＴＩ
をコントロールレジスタ４ａに対応するステータスレジ
スタ４ｘに設定する。
次に、入出力制御部４Ａは、後続の制御情報ＣＣ２゜Ｃ
Ｃ３についてもコントロールレジスタ４ｂ、 ４ｃから
の読み出し及びデータ転送の制御を行い、終了情報ＳＴ
２． Ｓｒ１を対応するステータスレジスタ４ｙ、 ４
ｚに逐次設定する。入出力制御部４Ａは、終了情報ＳＴ
３の設定後に後続の制御情報がないことを認識し、演算
処理装置１に割込みをかけて指示されたデータ転送が完
了したことを通知し、データ転送の制御を終了する。
Ｃ３についてもコントロールレジスタ４ｂ、 ４ｃから
の読み出し及びデータ転送の制御を行い、終了情報ＳＴ
２． Ｓｒ１を対応するステータスレジスタ４ｙ、 ４
ｚに逐次設定する。入出力制御部４Ａは、終了情報ＳＴ
３の設定後に後続の制御情報がないことを認識し、演算
処理装置１に割込みをかけて指示されたデータ転送が完
了したことを通知し、データ転送の制御を終了する。
データ転送の完了通知を受けた演算処理装置１は、ステ
ータスレジスタ４ｘ〜４Ｚの終了情報ＳＴＩ〜ＳＴ３を
読み込み、所定の終了処理を行なう。以後、演算処理装
置１は、コントロールレジスタ４８〜４ｃに対して新た
な制御情報を設定することにより、新たなデータ転送を
行なうべく入出力制御装置４に対する起動処理を行なう
ことができる。
ータスレジスタ４ｘ〜４Ｚの終了情報ＳＴＩ〜ＳＴ３を
読み込み、所定の終了処理を行なう。以後、演算処理装
置１は、コントロールレジスタ４８〜４ｃに対して新た
な制御情報を設定することにより、新たなデータ転送を
行なうべく入出力制御装置４に対する起動処理を行なう
ことができる。
このように、この実施例では入出力制御装置ｉ！４が制
御情報ＣＣｌ−ＣＣ５の読み込み及び終了情報ＳＴ１〜
ＳＴ３の設定時に主記憶装置２に対するアクセスを行な
う必要がない。また、入出力制御部４Ａは、制御情報Ｃ
Ｃ１〜ＣＣ３に基づくデータ転送制御が終了する度に終
了情報ＳＴＩ〜ＳＴ３をステータスレジスタ４ｘ〜４ｚ
に逐次設定するため、演算処理装置１がこれらの終了情
報ＳＴＩ〜ＳＴ３を必要に応じて参照することで、入出
力制御部Ｗ４からの完了通知を受けることなくデータ転
送の実行経過を認識することができる。
御情報ＣＣｌ−ＣＣ５の読み込み及び終了情報ＳＴ１〜
ＳＴ３の設定時に主記憶装置２に対するアクセスを行な
う必要がない。また、入出力制御部４Ａは、制御情報Ｃ
Ｃ１〜ＣＣ３に基づくデータ転送制御が終了する度に終
了情報ＳＴＩ〜ＳＴ３をステータスレジスタ４ｘ〜４ｚ
に逐次設定するため、演算処理装置１がこれらの終了情
報ＳＴＩ〜ＳＴ３を必要に応じて参照することで、入出
力制御部Ｗ４からの完了通知を受けることなくデータ転
送の実行経過を認識することができる。
なお、この実施例では制御情報が３個の場合について説
明したが、本発明はこれに何ら限定されるものではなく
任意の個数の制御情報に対して適用可能であり、その場
合には制御情報と同数のコントロールレジスタ及びステ
ータスレジスタを用意すればよい。
明したが、本発明はこれに何ら限定されるものではなく
任意の個数の制御情報に対して適用可能であり、その場
合には制御情報と同数のコントロールレジスタ及びステ
ータスレジスタを用意すればよい。
（発明の効果）
以上詳述したように本発明によれば、入出力制御装置内
に互いに一対一に対応するコントロールレジスタ及びス
テータスレジスタを備え、これらを介して制御情報の読
み出しを行なうと共に終了情報を逐次書き込むようにし
たから、従来のように制御情報の読み出し等に当って、
入出力制御装置が主記憶装置をアクセスする必要がなく
、主記憶装置の記憶保護を確実に行なうことができる。
に互いに一対一に対応するコントロールレジスタ及びス
テータスレジスタを備え、これらを介して制御情報の読
み出しを行なうと共に終了情報を逐次書き込むようにし
たから、従来のように制御情報の読み出し等に当って、
入出力制御装置が主記憶装置をアクセスする必要がなく
、主記憶装置の記憶保護を確実に行なうことができる。
更に、個々のデータ転送が実行される度にその終了情報
が所定のステータスレジスタに設定されるため、演算処
理装置がこれを読み込むことによりデータ転送の実行経
過を明確に認識することができ、各種障害発生時の解析
が容易になるという効果がある。
が所定のステータスレジスタに設定されるため、演算処
理装置がこれを読み込むことによりデータ転送の実行経
過を明確に認識することができ、各種障害発生時の解析
が容易になるという効果がある。
第１図は本発明の一実施例が適用される入出ノ制御シス
テムの構成図、第２図ないし第４図はイれぞれ従来例を
説明するための入出力制御シスラムの構成図である。 １・・・演算処理装置 ２・・・主記憶装置３・・・
共通バス ４・・・入出力制御装置４Ａ・・・入
出力制御部 ４ａ 、 ４ｂ 、 ４ｃ・・・コントロールレジスタ
４ｘ、４ｙ、４ｚ・・・ステータスレジスタ５・・・入
出力装置 特許出願人 富士電機株式会ネ （外１イ 代理人 弁理士 森 １）雄 − く ｉ） θ 一＋優 １、ｐノ・ ＼ζ
テムの構成図、第２図ないし第４図はイれぞれ従来例を
説明するための入出力制御シスラムの構成図である。 １・・・演算処理装置 ２・・・主記憶装置３・・・
共通バス ４・・・入出力制御装置４Ａ・・・入
出力制御部 ４ａ 、 ４ｂ 、 ４ｃ・・・コントロールレジスタ
４ｘ、４ｙ、４ｚ・・・ステータスレジスタ５・・・入
出力装置 特許出願人 富士電機株式会ネ （外１イ 代理人 弁理士 森 １）雄 − く ｉ） θ 一＋優 １、ｐノ・ ＼ζ
Claims (1)
- 【特許請求の範囲】 演算処理装置及び主記憶装置に対し共通バスを介して接
続され、前記演算処理装置により設定された複数の制御
情報に基づくデータ転送を連続的に制御可能とした入出
力制御部を備えてなる入出力制御装置の制御方式におい
て、 前記入出力制御装置は、前記演算処理装置及び入出力制
御部の双方から読み出し／書き込み可能で互いに一対一
に対応する複数のコントロールレジスタ及びステータス
レジスタを備え、前記演算処理装置により前記コントロ
ールレジスタに設定された複数の制御情報に基づいて前
記入出力制御部がデータ転送を逐次実行する都度、各制
御情報に基づくデータ転送の終了情報を各コントロール
レジスタに対応するステータスレジスタにそれぞれ設定
することを特徴とした入出力制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13745587A JPS63301346A (ja) | 1987-05-30 | 1987-05-30 | 入出力制御方式 |
| EP19880308088 EP0309106B1 (en) | 1987-05-30 | 1988-09-01 | A book |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13745587A JPS63301346A (ja) | 1987-05-30 | 1987-05-30 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63301346A true JPS63301346A (ja) | 1988-12-08 |
Family
ID=15199007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13745587A Pending JPS63301346A (ja) | 1987-05-30 | 1987-05-30 | 入出力制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0309106B1 (ja) |
| JP (1) | JPS63301346A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10115889A1 (de) * | 2001-03-30 | 2002-10-10 | Fikri Yilmaz | Wiederverwendbarer Prüfungsbogen |
| GB2444042A (en) * | 2006-11-21 | 2008-05-28 | Hsiu-Chun Chen | Washable colouring object |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB169916A (en) * | 1920-11-08 | 1921-10-13 | Harben James Valentine | Improvements in children's drawing books |
| FR801182A (fr) * | 1935-04-27 | 1936-07-29 | Perfectionnements aux cartes de géographie et objets similaires | |
| DE893872C (de) * | 1951-11-01 | 1953-10-19 | Carl Groyen | Atlas bzw. Landkarte, insbesondere fuer Kraftfahrer |
| NL292061A (ja) * | 1962-09-15 | |||
| FR1355387A (fr) * | 1963-05-08 | 1964-03-13 | Ardoise éducative pour enfants | |
| GB1587639A (en) * | 1978-05-24 | 1981-04-08 | Sims Williams C T | Writing training aid |
-
1987
- 1987-05-30 JP JP13745587A patent/JPS63301346A/ja active Pending
-
1988
- 1988-09-01 EP EP19880308088 patent/EP0309106B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0309106A3 (en) | 1989-06-28 |
| EP0309106A2 (en) | 1989-03-29 |
| EP0309106B1 (en) | 1991-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2829091B2 (ja) | データ処理システム | |
| EP0569969B1 (en) | Microcomputer having instruction memory storing instructions for reading out internal conditions | |
| US4942519A (en) | Coprocessor having a slave processor capable of checking address mapping | |
| US5890010A (en) | Data processing apparatus with a coprocessor which asynchronously executes commands stored in a coprocessor command storage section | |
| JPS6375955A (ja) | プログラムモ−ド・アクセス制御方式 | |
| US4414626A (en) | Input/output control system and methods | |
| EP0290942B1 (en) | Guest machine execution control system for virtual machine system | |
| EP0139254A2 (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfer | |
| US4884195A (en) | Multiprocessor system for loading microprograms into a RAM control store of a bus controller | |
| JPS5941033A (ja) | 電子式計算機装置 | |
| JPS63301346A (ja) | 入出力制御方式 | |
| JP3723243B2 (ja) | プロセッサ装置及びその制御方法 | |
| US4814977A (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers | |
| JPH0572634B2 (ja) | ||
| JPS60159951A (ja) | 情報処理装置におけるトレ−ス方式 | |
| JPS6049352B2 (ja) | デ−タ処理装置 | |
| CN115878521B (zh) | 命令处理系统、电子装置及电子设备 | |
| JPH0425581B2 (ja) | ||
| EP0138045A2 (en) | Apparatus and method for synchronization of peripheral devices via bus cycle alteration in a microprocessor implemented data processing system | |
| JPS59112325A (ja) | 電子計算機システム | |
| JPS63137350A (ja) | チヤネルプログラム実行制御方式 | |
| JPH0690676B2 (ja) | コマンド動作制御方式 | |
| JPS6022383B2 (ja) | 入出力制御装置 | |
| JPH0619827A (ja) | 周辺制御装置 | |
| JPS58217035A (ja) | 計算機システムの入出力制御方式 |