JP2580382B2

JP2580382B2 - 入出力命令の高速化方式

Info

Publication number: JP2580382B2
Application number: JP2282623A
Authority: JP
Inventors: 明高草木; 実夫増田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-20
Filing date: 1990-10-20
Publication date: 1997-02-12
Anticipated expiration: 2012-02-12
Also published as: JPH04156646A

Description

【発明の詳細な説明】〔概要〕 CPUの入出力命令をCHPへ高速に伝送する入出力命令処
理方式に関し、 CPUからCHPへの入出力処理リクエスト送信にかかる時
間を短縮することを目的とし、 CPUおよびMCU、MSU、CHP、および入出力装置からなる
情報処理装置において、可変長の入出力命令を作成し、
CPUからCHPへ送信する可変長命令送信手段と、CPUとCHP
を直接接続して入出力命令をCPUからCHPへ送る直結手段
と、可変長の入出力命令を受け取り、入出力装置を稼働
する可変長命令受信手段とを有するように構成する。

〔産業上の利用分野〕

本発明は、情報処理装置の入出力命令処理方式に係
り、更に詳しくは、CPUの入出力命令をCHPへ高速に伝送
する入出力命令処理方式に関する。

〔従来の技術〕

第６図は、従来方式の複数のCPUから構成される情報
処理装置のシステム構成図である。

まず、CPU0 60とCPU1 61が存在する。両CPU60、61
は、MCU62（memory control unit）を介してMSU63（mai
n storage unit）およびCHP64（channel processor）と
接続されている。CHP64には各種の入出力装置が接続さ
れる。

CPU60あるいはCPU61の入出力命令を実際に出力装置で
処理するためには、入出力命令をCPU（60あるいは61）
からCHP64へ発行する必要がある。CPU（60あるいは61）
からCHP64への入出力命令指示はMCU62を経由して行なわ
れる。

CPU（60あるいは61）からCHP64へ発行される入出力命
令は３バイトの固定長であり、この固定長データがCPU
（60あるいは61）からCHP64へ１回送出される。CHP64
は、その情報を解析したうえ、入出力処理に必要な情報
をMSU63を参照して獲得して、命令を処理する。ここ
で、３バイトの固定長データには、入出力命令を識別す
るコード、および、チャネル・アドレス、デバイス・ア
ドレスが格納されており、その種類は命令の種類に関わ
らず一定である。

第７図は、CPU（60あるいは61）が発行した入出力命
令を入出力装置が処理するまでのタイムチャートであ
る。

縦軸は情報処理装置の各部分の名称、すなわちMCU6
2、CPU（60あるいは61）、CHP64、I/O（CHP64に接続さ
れている入出力装置）を、横軸は時間の経過を表す。

まず、CPU（60あるいは61）が入出力命令を受け付け
る（S70）。CPU（60あるいは61）は、命令を受け付けた
後、命令実行に必要なデータをMCU6を介してMSU63に獲
得しにいく（データのフェッチS71）。必要な情報をCPU
（60あるいは61）が獲得すると、CPUは３バイトの固定
長の入出力命令をCHP64へ送出する。このとき、入出力
命令はMCU62を介してCHP64へ伝えられる（CPUから伝達S
72）。

CHP64は該入出力命令を受け取ると、処理に必要だが
該３バイトの命令データには格納されていない情報をMC
U62を介してMSU63に獲得しにいく（データをフェッチS7
3）。そして、必要なデータがすべて揃ったら、入出力
装置（I/O）を起動する（S74）。また、入出力命令を送
出したCPU（60あるいは61）に対しては命令を受け取
り、I/Oを起動した旨のチェック信号を送る（CPUへCCを
応答S75）。

従来の方式では、以上のようにして、CPUが発行した
入出力命令を処理している。

〔発明が解決しようとする課題〕

しかしながら、従来の方式には、CPUが入出力命令を
発行してから実際に入出力装置が起動されるまでに長い
時間がかかるという問題がある。

まず、CPUからCHPへ入出力命令を送出するときに、MC
Uを経由するため、時間がかかる。すなわち、CPUからMC
Uへ送られた入出力処理命令に対して、MCUはプライオリ
ティを取る処理を実行し、その後、CHPへ該入出力命令
を受け渡す。このため、CPUからCHPへ命令が伝わるまで
に最低10数τの遅延が生じる。さらに、マルチCPU構成
の場合には、入出力命令のリクエストがMCUのプライオ
リティ処理によって待たされることがあり、その場合に
は、CPUからCHPへ命令が伝わるまでにさらに時間がかか
ることになる。

また、CHPは、CPUから３バイトの入出力処理リクエス
トを受け取ったあと、該３バイトに含まれていず、しか
も処理に必要な情報をMCUを介してMSUにアクセスして獲
得するが、この処理にも時間がかかっている。すなわ
ち、CPUはCHPへリクエストを送る前に、該リクエストの
入出力処理に必要な殆どの情報をMCUから読み出してお
り、CPUとCHPの両方が同一の情報を重複して参照すると
いう不必要な時間を費やしているのである。

本発明は、CPUからCHPへの入出力処理リクエスト送信
にかかる時間を短縮することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の機能ブロック図である。本発明
は、CPU1およびMCU（memory control unit）２、MSU（m
ain storage unti）３、CHP（channel processor）、入
出力装置５からなる情報処理装置を前提とする。

まず、CPU1は可変長命令送信手段６を有する。可変長
命令送信手段６は、入出力要求発生時に、入出力処理に
必要な情報を格納した可変長の入出力命令を作成し、CH
P4に対して送出する。これによって、入出力命令は、命
令の種類に合わせた情報量をもつ可変長の命令になる。

次に、直結手段７が存在する。直結手段７は、前記可
変長命令送信手段６が送出した可変長の入出力命令を、
MCU2等を経由することなく、直接CHP4へ受け渡す。直結
手段７は、CPU1とCHP4を１対１で直結する。よって、マ
ルチCPU構成のシステムでは、各CPUが独立してCHP4と接
続される。

CHP4は、可変長命令受信手段８を有する、可変長命令
受信手段８は、前記可変長命令送信手段６が送出し、前
記直結手段７を介して送られてくる入出力命令を受け取
り、該可変長の命令を解析して入出力装置５を起動す
る。また、マルチCPU構成のシステムの場合には、CPU単
位で独立して送られてくる入出力命令を処理する。

〔作用〕

CPU1で入出力処理が必要になったとする。このとき、
まず、可変長命令送信手段６を稼働する。可変長命令送
信手段６は、まず、該入出力処理の種類、および、CU1
が保持している該入出力処理に必要な情報によって可変
長命令を作成する。ここで、該可変長命令の最初の部分
を解析することによって、該可変長命令の長さが識別で
きるように可変長命令を構成する。作成した可変長の入
出力命令は、直結手段７へ送る。

直結手段７は、前記可変長命令送信手段６から受け取
った可変長の入出力命令をCHP4へどこも介さず直接に受
け渡す。

CHP4は、直結手段７から可変長の入出力命令を受け取
る。そして可変長命令受信手段８を起動する。可変長命
令受信手段８は、まず、受け取った可変長の命令の最初
の部分を解析して、命令の種類と命令の長さを識別し、
識別した長さの命令をバッファに蓄える。そして、バッ
ファに蓄えた情報のなかから、該命令の入出力処理実行
に必要な情報を順に使用し、入出力装置５を起動する。
このとき、必要な情報が該可変長命令に含まれていない
場合には、MSU3をMCU2を介してアクセスし、必要な情報
を参照する。

〔実施例〕

以下、第２図乃第５図を参照しながら実施例を説明す
る。

第２図は、本発明の一実施例のシステム構成図であ
る。

本実施例のシステムは、マルチCPU構成（1CPUでもよ
い）の情報処理システム上に構築するものとする。

まず、CPU0 20およびCPU1 21が存在する。両CPUと
も、例えば、マイクロプロセサで構成することができ
る。そして、両CPU（20および21）がMSU22（main stora
ge unit）を共用する。MSU22は、両CPU（20および21）
とMCU23（memory control unti）を介して接続されてい
る。また、両CPUは、直結ルート0 25、直結ルート1 26
を介してCHP24（channel processor）とでのみ接続され
る。CHP24には各種の入出力装置が接続される。

次に、CPU（20あるいは21）から入出力命令がCHP24へ
送られるときの動作を大まかに説明する。

CPU（20あるいは21）で入出力処理要求があると、ま
ず、CPU（20あるいは21）でCHP24に送る入出力命令を作
成する。このとき、CPU（20あるいは21）は処理に必要
な情報をMCU23を介してMSU22から取り出して保持してい
る。入出力命令は可変長であり、CHP24での入出力処理
に必要でCPUが保持している情報を入出力命令のなかに
格納する。

CPU（20あるいは21）が作成した入出力命令は、直結
ルート（25あるいは26）を介してCHP24へ送られる。す
なわち、CPU20の入出力命令は直結ルート0 25、CPU21の
入出力命令は直結ルート1 26を介してCHP24へ送られ
る。

CHP24は受け取った最初の入出力命令を解析し、命令
の種類から可変長の命令の長さを識別し、その長さに従
って可変長命令を受け取る。受け取った可変長命令のな
かには、命令の種類のほか、その入出力命令の実行に必
要で、しかもCPU（20あるいは21）内に保持されていた
情報が格納されている。CHP24は、この可変長命令を解
析して、該入出力命令の実行に必要で、しかも命令中に
格納されていない情報をMCU23を介してMSU22にアクセス
し参照する。そして、必要な情報がすべて揃ったら、入
出力装置を起動する。

CPU0 20およびCPU1 21が同時あるいはほぼ同時に入出
力命令を送出した場合は、CPU0 20からの入出力命令は
直結ルート0 25を、またCPU1 21からの入出力命令は直
結ルート1 26を介してCHP24へ送られる。CHP24では、各
CPUについて独立にCHPの処理を実行する。その結果、CP
U0 20あるいはCPU1 21のどちらか一方の入出力命令の解
析処理が待たされることはない。そして入出力媒体がそ
れぞれの入出力命令で異なる場合には、互いに他の入出
力命令に妨げられることなく、入出力装置が起動され
る。

第３図は、CHP24の内部のCPUインタフェースの制御ブ
ロックの説明図である。

CPU（20および21）からは、各CPUについて３本のタグ
（TAG 30）と２バイトのバス（GPB:general purpose bu
s,31）を用いてCHP24へ入出力命令を伝える。TAG30は入
出力命令リクエストをCHP24が受信するための制御信号
線であり、リクエストの内容本体はGPB31を通じて入力
される。入出力命令リクエストは可変長であり、２バイ
トのバスを使用して複数回転送することによってCPUか
らCHP24への入出力命令転送が実行される。TAG30は、こ
の複数回の転送のタイミングをとるための制御信号であ
る。

CHP24内の制御ブロックにはCPUバッファ32および制御
部33がある。CPUバッファ32は幅が４バイトで、最大16
バイトの容量をもつ。GPB31を介して入力されるリクエ
スト内容はこのCPUバッファ32に格納される。よって、
入出力命令リクエストの長さは最大16バイトにすること
ができる。このとき、GPB31を介して入力されるリクエ
ストのなかのOP CODE34（入出力命令の種類を表すコー
ド）はCHP24内の制御部33へも送られる。OP CODE34のな
かには、リクエスト本体の長さの情報が含まれており、
制御部33はこの長さの情報から、リクエストをCPUバッ
ファ32に格納するアドレスを指定する。

また、制御部33は、制御線SF35（stack full）を介し
て、CHP24がリクエストを受け付けたことを示す信号をC
PUに対して送出する。

第４図は、GPBを介してCPUからCHP24へ送られる入出
力命令リクエスト信号の説明図である。

同図（ａ）は、リクエスト信号の内容の説明図であ
る。リクエスト信号は、幅４バイト、最大４ワードより
なる最大16バイトの信号である。

最初のワード０（４バイト）は、OP CODEおよびMOD
E、CHA、DVAを含む。OP CODEは入出力命令の種類を示す
コードであり、例えばデータ転送を始めさせたり、現在
行っているデータ転送を終了させたりする命令の種類を
示す。また、MODEは入出力命令のモードを示し、CHAは
論理チャネルのアドレス、DVAはデバイスのアドレスを
示す。また、ワード１、２、３（各４バイト）には命令
の種類によってそれぞれ必要な情報が格納される。命令
の種類によってワード１までの場合、ワード２、あるい
はワード３までの場合がある。すなわち、リクエストの
長さは、４バイトであったり、８バイト、あるいは12、
16バイトの場合があり、可変である。長さはOP CODEの
なかのデータによって決まる。これらのリクエストは２
バイト幅のGPB31を介してCHP24へ送られるので、最大８
回に分けてリクエスト信号が送られることになる。

OP CODEは１バイトであるが、その最初の２ビットを
転送データ量の識別データとして使用する。同図（ｂ）
はOP CODEのビット０、１とデータ転送量の関係の説明
図である。

OP CODEのビット０およびビット１がそれぞれ‘０、
0'の場合、転送データ量は４バイトであり、ワード０の
みからなるリクエストである。この場合、GPB31を使用
して２回転送する。また、OP CODEのビット０およびビ
ット１がそれぞれ‘０、1'の場合は転送データ量が８バ
イト、‘１、0'の場合は転送データ量が12バイト、
‘１、1'の場合は転送データ量が16バイトであると判断
する。

第５図は、一実施例の入出力命令処理のタイムチャー
トである。

縦軸に情報処理装置の各部分の名称、すなわちMCU2
3、CPU（20あるいは21）、CHP24、およびCHP24に接続さ
れている入出力装置（I/O）である。一方、横軸は時間
の経過を示す。

まず、CPU（20あるいは21）で入出力命令を受け付け
る（S50）。CPUは入出力命令を受け付けると、処理に必
要な情報を得るため、MCU23を介してMSU22にアクセス
し、データをフェッチする（S51）。そして必要な情報
が揃うと、CHP24へ送信する可変長の入出力リクエスト
を作成し、CHP24へ伝達する（S52）。

CHP24は、入出力リクエスト信号を受け取り、ワード
０の最初にあるOP CODEの第１、第２ビットから転送さ
れてくるデータ量を識別する。そしてそのデータ量によ
って決まる複数回の転送によって入出力リクエスト信号
を得て、それをCPUバッファ32に蓄える。蓄えたデータ
を解析し、必要な情報がまだある場合には、MCU23を介
してMSU22をアクセスし、その情報をフェッチする（S5
3）。そして必要な全情報が揃ったら、I/O装置を起動す
る（S54）。また、CPUへ対しては、I/O装置を起動した
ことを示す制御信号を送る（S55）。

このタイムチャートと、第７図の従来方式のタイムチ
ャートを比較すると、本実施例の場合、CPUからCHP24へ
入出力リクエストを転送する場合にMCU23を経由しない
点、および入出力リクエストのなかにCPUが保持してい
た処理に必要な情報が含まれているためMCU23を介してM
SU22のデータをフェッチする回数が少なくて済む点で処
理時間が短縮できている。

以上のように、CPU（20および21）がCHP24と直接接続
され、入出力リクエスト信号がMCU23を経由せずに転送
されること、入出力リクエスト信号が従来方式の３バイ
ト固定ではなく、可変長で最大16バイトの情報を送れる
こと、そして個々のCPU（20および21）が独立してCHP24
と接続され、処理されるために、他のCPUの処理の影響
を受けないことから、入出力処理の高速化が図れる。

例えば、SIO（Start I/O）命令の場合、CPUは入出力
リクエストを作成する際、CPU中にSCB（サブチャネル）
情報のありかや、CCWアドレス等の情報を保持してい
る。そこで、これらの情報を入出力リクエストのなかに
格納して、GPBを介してCHP24に転送する。これによっ
て、CHP24は従来行なっていた、サブチャネル情報やCCW
アドレス等をMCU23を介してMSU22から読み出す処理を省
くことが可能になる。

また、TCH（Test Channel）命令等では、チャネルア
ドレスがあれば命令を実行することができる。このよう
なときは、SIO命令でCHP24に送ってもらったデータは不
要なので、このようなときには、SIO命令のなかの不要
なデータはCPUからCHP24へ転送しないようにする。こう
することによって情報の転送回数が減り、入出力処理命
令の転送時間を短縮できる。

また、370モード時には、CAWや論理I/Oアドレスをリ
クエスト発行時にCPUからCHP24へ転送するので、CHP24
側でMSU22や論理I/Oアドレス・テーブルを参照しなくて
すむ。さらに、拡張モード時には、CPUからリクエスト
が転送されてきた時点で、SCB（サブチャネル制御ブロ
ック）を参照せずにキューイングさせることが可能であ
る。

〔発明の効果〕

本発明によれば、CPUとCHPが直結されているので入出
力命令をMCU等を経由することなく直接送ることが可能
であり、入出力命令処理時間から従来の経由時間を短縮
できる。また、CPU−CHPの直結によって、MCUを介して
行なわれる他のCPUのプライオリティの高い処理、例え
ばメモリ・アクセス等が終了するのを待つ必要がなく、
従来よりも処理時間を短縮できる。さらに、マルチCPU
の場合でも、各CPUがCHPと直結されているので、個々の
CPUの入出力命令処理が独立にCHPで処理され、他のCPU
の処理の影響を受けず、これによって処理時間が短縮で
きる。

また、入出力命令リクエストを可変長にすることによ
り、CPUが保持している処理に必要なデータを入出力命
令リクエストに含めて送ることが可能であり、これによ
って、CHPがメモリから必要な情報を参照する回数を最
小限に抑えることができ、入出力命令処理時間が短縮さ
れる。一方、入出力命令リクエストを可変長にすること
により、CHPの処理で必要ない情報を入出力命令リクエ
ストから省いて転送することも可能であり、この場合、
入出力命令リクエスト長が短くなり、転送回数が少なく
なるので、処理時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の機能ブロック図、第２図は一実施例のシステム構成図、第３図は複数回転送する制御ブロックの説明図、第４図はGPBのリクエスト信号の説明図、第５図は一実施例の入出力命令処理のタイムチャート、第６図は従来方式のシステム構成図、第７図は従来方式の入出力命令処理のタイムチャートで
ある。１……CPU、２……MCU（memory control unti）、３……MSU（main storage unit）、４……CHP（channel processor）、５……入出力装置、６……可変長命令送信手段、７……直結手段、８……可変長命令受信手段．

Claims

(57)【特許請求の範囲】

【請求項１】CPU（１）およびMCU（２）（memory contr
ol unit）、MSU（３）（main storage unit）、CHP
（４）（channel processor）、および入出力装置
（５）からなる情報処理装置において、可変長の入出力命令を作成し、CPU（１）からCHP（４）
へ送信する可変長命令送信手段（６）と、 CPU（１）とCHP（４）を直接接続して入出力命令をCPU
（１）からCHP（４）へ送る直結手段（７）と、可変長の入出力命令を受け取り、入出力装置（５）を稼
働する可変長命令受信手段（８）とを有することを特徴
とする入出力命令の高速化方式。
【請求項２】前記直結手段（７）は、マルチCPU構成シ
ステムのCPU（１）とCHP（４）を１対１で接続する請求
項１記載の入出力命令の高速化方式。
【請求項３】前記可変長命令受信手段（８）は、複数の
CPU（１）が同時に入出力命令を送信した場合に、CPU単
位で独立して受信制御を行なう請求項１記載の入出力命
令の高速化方式。