JPH04156646A

JPH04156646A - 入出力命令の高速化方式

Info

Publication number: JPH04156646A
Application number: JP28262390A
Authority: JP
Inventors: Akira Takakusaki; 高草木　明; Jitsuo Masuda; 増田　実夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-20
Filing date: 1990-10-20
Publication date: 1992-05-29
Anticipated expiration: 2012-02-12
Also published as: JP2580382B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　　要〕ＣＰＵの入出力命令をＣＨＰへ高速に伝送する入出力命
令処理方式に関し、ＣＰＵからＣＨＰへの入出力処理リクエスト送信にかか
る時間を短縮することを目的とし、ＣＰＵおよびＭＣＵ
、ＭＳＵ、ＣＨＰ、および入出力装置からなる情報処理
装置において、可変長の入出力命令を作成し、ＣＰＵか
らＣＨＰへ送信する可変長命令送信手段と、ＣＰＵとＣ
ＨＰを直接接続して入出力命令をＣＰＵからＣＨＰへ送
る直結手段と、可変長の入出力命令を受け取り、入出力
装置を稼働する可変長命令受信手段とを有するように構
成する。

〔産業上の利用分野］本発明は、情報処理装置の入出力命令処理方式に係り、
更に詳しくは、ＣＰＵの入出力命令をＣＨＰへ高速に伝
送する入出力命令処理方式に関する。

〔従来の技術］第６図は、従来方式の複数のＣＰＵから構成される情報
処理装置のシステム構成図である。

まず、ＣＰＵ０　６０とＣＰＵＩ　　６１が存在する。

両ＣＰＵ６０．６１は、ＭＣＵ６２　（ｍｅｍｏｒｙ　
　ｃｏｎｔｒｏｌ　　ｕｎｉｔ）を介してＭＳＵ６３　
（ｍａｉｎ　　ｓｔｏｒａｇｅ　　ｕｎｉｔ）およびＣ
ＨＰ６４　（ｃｈａｎｎｅｌ　　ｐｒ。

ｃｅｓｓｏｒ）と接続されている。ＣＨＰ６４には各種
の入出力装置が接続される。

ＣＰＵ６０あるいはＣＰＵ６１の入出力命令を実際に入
出力装置で処理するためには、入出力命令をＣＰＵ　（
６０あるいは６１）からＣＨＰ６４へ発行する必要があ
る。ＣＰＵ（６０あるいは６１）からＣＨＰへの入出力
命令指示はＭＣＵ６２を経由して行なわれる。

ＣＰＵ（６０あるいは６１）からＣＨＰ６４へ発行され
る入出力命令は３ハイドの固定長であり、この固定長デ
ータがＣＰＵ（６０あるいは６１）からＣＨＰ６４へ１
回送出される。ＣＨＰ６４は、その情報を解析したうえ
、入出力処理に必要な情報をＭＳＵ６３を参照して獲得
して、命令を処理する。ここで、３ハイドの固定長デー
タには、入出力命令を識別するコード、および、チャネ
ル・アドレス、デバイス・アドレスが格納されており、
その種類は命令の種類に関わらず一定である。

第７図は、ＣＰＵ（６０あるいは６１）が発行した入出
力命令を入出力装置が処理するまでのタイムチャートで
ある。

縦軸は情報処理装置の各部分の名称、すなわちＭＣＵ６
２、ＣＰＵ（６０あるいは６１）、ＣＨＰ６４、Ｉｌｏ
　（ＣＨＰ６４に接続されている入出力装置）を、横軸
は時間の経過を表す。

まず、ＣＰＵ（６０あるいは６１）が入出力命令を受け
付ける（Ｓ７０）。ＣＰＵ（６０あるいは６１）は、命
令を受け付けた後、命令実行に必要なデータをＭＣＵ６
２を介してＭＳＵ６３に獲得しにいく（データのフェッ
チ５７１）。必要な情報をＣＰＵ（６０あるいは６１）
が獲得すると、ＣＰＵは３バイトの固定長の入出力命令
をＣＨＰ６４へ送出する。このとき、入出力命令はＭＣ
Ｕ６２を介してＣＨＰ６４へ伝えられる（ＣＰＵから伝
達５７２）。

ＣＨＰ６４は該入出力命令を受け取ると、処理に必要だ
が該３バイトの命令データには格納されていない情報を
ＭＣＵ６２を介してＭＳＵ６３に獲得しにいく（データ
をフェッチ５７３）。そして、必要なデータがすべて揃
ったら、入出力装置（Ｉｌｏ）を起動する（Ｓ７４）。

また、入出力命令を送出したＣＰＵ（６０あるいは６１
）に対しては命令を受け取り、Ｉｌｏを起動した旨のチ
エ１．り信号を送る（ＣＰＵへＣＣを応答５７５）。

従来の方式では、以上のようにして、ＣＰＵが発行した
入出力命令を処理している。

［発明が解決しようとする課題］しかしながら、従来の方式には、ＣＰＵが入出力命令を
発行してから実際に入出力装置が起動されるまでに長い
時間がかかるという問題がある。

まず、ＣＰＵからＣＨＰへ入出力命令を送出するときに
、ＭＣｔＪを経由するため、時間がかかる。

すなわち、ＣＰＵからＭＣＵへ送られた入出力処理命令
に対して、ＭＣＵはプライオリティを取る処理を実行し
、その後、ＣＨＰへ該入出力命令を受け渡す。このため
、ＣＰＵからＣＨＰへ命令が伝わるまでに最低１０数τ
の遅延が生しる。さらに、マルチＣＰＵ構成の場合には
、入出力命令のリクエストがＭＣＵのプライオリティ処
理によって待たされることがあり、その場合には、ＣＰ
ＵからＣＨＰへ命令が伝わるまでにさらに時間がかかる
ことになる。

また、ＣＨＰは、ＣＰＵから３バイトの入出力処理リク
エストを受け取ったあと、該３ハイドに含まれていす、
しかも処理に必要な情報をＭＣＵを介してＭＳＵにアク
セスして獲得するが、この処理にも時間がかかっている
。すなわち、ＣＰ　ＵはＣＨＰヘリクエストを送る前に
、該リクエストの入出力処理に必要な殆どの情報をＭＣ
Ｕから読み出しており、ＣＰＵとＣＨＰの両方が同一の
情報を重複して参照するという不必要な時間を費やして
いるのである。

本発明は、ＣＰＵからＣＨＰへの入出力処理リクエスト
送信にかかる時間を短縮することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の機能ブロック図である。本発明は、
ＣＰＵＩおよびＭＣＵ　（ｍｅｍｏ　ｒ　ｙｃｏｎｔｒ
ｏｌ　　ｕｎｉｔ）２、ＭＳＵ　（ｍａ　ｉｎ　　　ｓ
ｔｏｒａｇｅ　　　ｕｎｉｔ）３、ＣＨＰ　　（ｃｈａ
ｎｎｅｌ　　ｐｒｏｃｅｓｓｏｒ）、入出力装置５から
なる情報処理装置を前提とする。

まず、ＣＰＵＩは可変長命令送信手段６を有する。可変
長命令送信手段６は、入出力要求発生時に、入出力処理
に必要な情報を格納した可変長の入出力命令を作成し、
ＣＨＰ４に対して送出する。

これによって、入出力命令は、命令の種類に合わせた情
報量をもつ可変長の命令になる。

次に、直結手段７が存在する。直結手段７は、前記可変
長命令送信手段６が送出した可変長の入出力命令を、Ｍ
Ｃ０２等を経由することなく、直接ＣＨＰ４へ受け渡す
。直結手段７は、ＣＰＵＩとＣＨＰ４を１対１で直結す
る。よって、マルチＣＰＵ構成のシステムでは、各ＣＰ
Ｕが独立してＣＨＰ４と接続される。

ＣＨＰ４は、可変長命令受信手段８を有する。

可変長命令受信手段８は、前記可変長命令送信手段６が
送出し、前記直結手段７を介して送られてくる入出力命
令を受け取り、該可変長の命令を解析して入出力装置５
を起動する。また、マルチＣＰＵ構成のシステムの場合
には、ＣＰＵ単位に独立して送られてくる入出力命令を
処理する。

〔作　　　用］ＣＰＵＩで入出力処理が必要になったとする。

このとき、まず、可変長命令送信手段６を稼働する。可
変長命令送信手段６は、まず、該入出力処理の種類、お
よび、ＣＰＵＩが保持している該入出力処理に必要な情
報によって可変長命令を作成する。ここで、該可変長命
令の最初の部分を解析することによって、該可変長命令
の長さが識別できるように可変長命令を構成する。作成
した可変長の入出力命令は、直結手段７へ送る。

直結手段７は、前記可変長命令送信手段６から受け取っ
た可変長の入出力命令をＣＨＰ４へどこも介さず直接に
受け渡す。

ＣＨＰ４は、直結手段７から可変長の入出力命令を受け
取る。そして可変長命令受信手段８を起動する。可変長
命令受信手段８は、まず、受け取った可変長の命令の最
初の部分を解析して、命令の種類と命令の長さを識別し
、識別した長さの命令をバッファに蓄える。そして、バ
ッファに蓄えた情報のなかから、該命令の入出力処理実
行に必要な情報を順に使用し、入出力装置５を起動する
。

このとき、必要な情報が該可変長命令に含まれていない
場合には、ＭＳＵ３をＭＣＵ２を介してアクセスし、必
要な情報を参照する。

〔実　　施　　例〕

以下、第２凹凸第５図を参照しながら実施例を説明する
。

第２図は、本発明の一実施例のシステム構成図である。

本実施例のシステムは、マルチＣＰＵ１成（ＩＣＰＵで
もよい）の情報処理システム上に構築するものとする。

まず、ＣＰＵ０　２０およびＣＰＵＩ　　２１が存在す
る。両ＣＰＵとも、例えば、マイクロプロセサで構成す
ることができる。そして、両ＣＰＵ（２０および２１）
がＭＳＵ２２　（ｍａ　ｉｎ　　ｓｔｏｒａｇｅ　　ｕ
ｎｉｔ）を共用する。ＭＳＵ２２は、両ＣＰＵ（２０お
よび２１）とＭＣＵ２３（ｍｅｍｏｒｙ　　ｃｏｎｔｒ
ｏｌ　　ｕｎｉｔ）を介して接続されている。また、両
ＣＰＵは、ＭＣＵ２３を介してＣ８Ｆ１８　（ｃｈａｎ
ｎｅ　ｌ　　ｐｒｏｃｅｓｓｏｒ）とも接続される。Ｃ
８Ｆ１８には各種の入出力装置が接続される。

次に、ＣＰＵ（２０あるいは２１）から入出力命令がＣ
８Ｆ１８へ送られるときの動作を大まかに説明する。

ＣＰＵ（２０あるいは２１）で入出力処理要求があると
、まず、ＣＰＵ（２０あるいは２１）でＣ８Ｆ１８に送
る入出力命令を作成する。このとき、ＣＰＵ（２０ある
いは２１）は処理に必要な情報をＭＣＵ２３を介してＭ
ＳＵ２２から取り出して保持している。入出力命令は可
変長であり、Ｃ８Ｆ１８での入出力処理に必要でＣＰＵ
が保持している情報を入出力命令のなかに格納する。

ＣＰＵ（２０あるいは２１）が作成した入出力命令は、
直結ルート（２５あるいは２６）を介してＣ８Ｆ１８へ
送られる。すなわち、ＣＰＵ２０の入出力命令は直結ル
ート０２５、ＣＰＵ２１の入出力命令は直結ルート１２
６を介してＣＨ〈２４へ送られる。

Ｃ８Ｆ１８は受け取った最初の入出力命令を解析し、命
令の種類から可変長の命令の長さを識別し、その長さに
従って可変長命令を受け取る。受け取った可変長命令の
なかには、命令の種類のほか、その入出力命令の実行に
必要で、しかもＣＰＵ（２０あるいは２１）内に保持さ
れていた情報が格納されている。Ｃ８Ｆ１８は、この可
変長命令を解析して、該入出力命令の実行に必要で、し
かも命令中に格納されていない情報をＭＣＵ２３を介し
てＭＳＵ２２にアクセスし参照する。そして、必要な情
報がすべて揃ったら、入出力装置を起動する。

ＣＰＵ０　２０およびＣＰＵＩ　　２１が同時あるいは
ほぼ同時に入出力命令を送出した場合は、ＣＰＵ０　２
０からの入出力命令は直結ルート０２５を、またＣＰＵ
Ｉ　　２１からの入出力命令は直結ルート１２６を介し
てＣ８Ｆ１８へ送られる。Ｃ８Ｆ１８では、各ＣＰＵに
ついて独立にＣＨＰの処理を実行する。その結果、ＣＰ
ＵＯ２０あるいはＣＰＵＩ　　２１のどちらか一方の入
出力命令の解析処理が待たされることはない。そして入
出力媒体がそれぞれの入出力命令で異なる場合には、互
いに他の入出力命令に妨げられることなく、入出力装置
が起動される。

第３図は、Ｃ８Ｆ１８の内部のＣＰＵインタフェースの
制御ブロックの説明図である。

ＣＰＵ（２０および２１）からは、各ＣＰＵについて３
本のタグ（ＴＡＧ　　３０）と２バイトのバス（ＧＰＢ
：ｇｅｎｅｒａｌ　　ｐｕｒｐｏｓｅｂｕｓ、３１）を
用いてＣ８Ｆ１８へ入出力命令を伝える。ＴＡＧ３０は
入出力命令リクエストをＣ８Ｆ１８が受信するための制
御信号線であり、リクエストの内容本体はＧＰＢ３１を
通じて入力される。入出力命令リクエストは可変長であ
り、２バイトのバスを使用して複数回転送することによ
ってＣＰＵからＣ８Ｆ１８への入出力命令転送が実行さ
れる。ＴＡＧ３０は、この複数回の転送のタイミングを
とるための制御信号である。

ＣＨＰ２４内の制御ブロックにはＣＰＵバッファ３２お
よび制御部３３がある。ＣＰＵバッファ３２は幅が４ハ
イドで、最大１６バイトの容量をもつ。ＧＰＢ３１を介
して入力されるリクエスト内容はこのＣＰＵバッファ３
２に格納される。よって、入出力命令リクエストの長さ
は最大１６ハイトにすることができる。このとき、ＧＰ
Ｂ３１を介して入力されるリクエストのなかのＯＰ　Ｃ
０ＤＥ３４（入出力命令の種類を表すコード）はＣＨＰ
２４内の制御部３３へも送られる。、０ＰＣＯＤＥ３４
のなかには、リクエスト本体の長さの情報が含まれてお
り、制御部３３はこの長さの情報から、リクエストをＣ
ＰＵバッファ３２に格納するアドレスを指定する。

また、制御部３３は、制御線５Ｆ３５　（ｓｔａｃｋ　
　ｆｕｌｌ）を介して、Ｃ８Ｆ１８がリクエストを受け
付けたことを示す信号をＣＰＵに対して送出する。

第４図は、ＧＰＢを介してｃｐｕからＣ８Ｆ１８へ送ら
れる入出力命令リクエスト信号の説明図である。

同図（ａ）は、リクエスト信号の内容の説明図である。

リクエスト信号は、幅４ハイド、最大４ワードよりなる
最大１６ハイトの信号である。

最初のワードＯ（４バイト）は、ＯＰ　　Ｃ０ＤＥおよ
びＭＯＤＥ、ＣＨＡ、ＤＶＡを含む。０ＰＣＯＤＥは入
出力命令の種類を示すコードであり、例えばデータ転送
を始めさせたり、現在行っているデータ転送を終了させ
たりする命令の種類を示す。また、ＭＯＤＥは入出力命
令のモードを示し、ＣＨＡは論理チャネルのアドレス、
ＤＶＡはデバイスのアドレスを示す。　また、ワード１
．２．３（各４バイト）には命令の種類によってそれぞ
れ必要な情報が格納される。命令の種類によってワード
１までの場合、ワード２、あるいはワード３までの場合
がある。すなわち、リクエストの長さは、４バイトであ
ったり、８バイト、あるいは、１２．１６バイトの場合
があり、可変である。長さはＯＰ　　Ｃ０ＤＥのなかの
データによって決まる。　　これらのリクエストは２ハ
イド輻のＧＰＢ３１を介してＣ８Ｆ１８へ送られるので
、最大８回に分けてリクエスト信号が送られることにな
る。

ＯＰ　　Ｃ０ＤＥは１バイトであるが、その最初の２ピ
ントを転送データ量の識別データとして使用する。同図
（ｂ）はＯＦ　　Ｃ０ＤＥのビット０．１とデータ転送
量の関係の説明図である。

ＯＰ　　Ｃ０ＤＨのビット０およびビット１がそれぞれ
０．０”の場合、転送データ量は４ハイドであり、ワー
ド０のみからなるリクエストである。この場合、ＧＰＢ
３１を使用して２回転送する。また、ＯＰ　　Ｃ０ＤＨ
のビット０およびビット１がそれぞれ“０．１′の場合
は転送データ量が８バイト、“１．０゛の場合は転送デ
ータ量が１２ハイド、′１．１“の場合は転送データ量
が１６バイトであると判断する。

第５図は、一実施例の入出力命令処理のタイムチャート
である。

縦軸に情報処理装置の各部分の名称、すなわちＭｅＯ２
３、ＣＰｔＪ（２０あるいは２１）、Ｃ８Ｆ１８、およ
びＣ８Ｆ１８に接続されている入出力装置（Ｉｌｏ）で
ある。一方、横軸は時間の経過を示す。

まず、ＣＰｔＪ　（２０あるいは２１）で入出力命令を
受け付ける（Ｓ５０）。ＣＰＵは入出力命令を受け付け
ると、処理に必要な情報を得るため、ＭｅＯ２３を介し
てＭＳＵ２２にアクセスし、データをフェッチする（５
５１）。そして必要な情報が揃うと、Ｃ８Ｆ１８へ送信
する可変長の入出力リクエストを作成し、Ｃ８Ｆ１８へ
伝達する（Ｓ５２）。

Ｃ）（Ｐ２４は、入出力リクエスト信号を受け取り、ワ
ード０の最初にあるＯＰ　　Ｃ０ＤＥの第１、第２ビツ
トから転送されてくるデータ量を識別する。そしてその
データ量によって決まる複数回の転送によって入出力リ
クエスト信号を得て、それをＣＰＵバッファ３２に蓄え
る。蓄えたデータを解析し、必要な情報がまだある場合
には、ＭｅＯ２３を介してＭＳＵ２２をアクセスし、そ
の情報をフェッチする（Ｓ５３）。そして必要な全情報
が揃ったら、Ｉ１０装置を起動する（Ｓ５４）。

また、ＣＰＵへ対しては、Ｉ１０装置を起動したことを
示す制御信号を送る（Ｓ５５）。

このタイムチャートと、第７図の従来方式のタイムチャ
ートを比較すると、本実施例の場合、ＣＰＵからＣ８Ｆ
１８へ人出力リクエストを転送する場合にＭｅＯ２３を
経由しない点、および入出力リクエストのなかにＣＰＵ
が保持していた処理に必要な情報が含まれているためＭ
ｅＯ２３を介してＭＳＵ２２のデータをフェッチする回
数が少なくて済む点で処理時間が短縮できている。

以上のように、ＣＰＵ（２０および２１）がＣ８Ｆ１８
と直接接続され、入出力リクエスト信号がＭｅＯ２３を
経由せずに転送されること、入出力リクエスト信号が従
来方式の３バイト固定ではなく、可変長で最大１６バイ
トの情報を送れること、そして個々のＣＰＵ（２０およ
び２１）が独立してＣＨＰ２４と接続され、処理される
ために、他のＣＰＵの処理の影響を受けないことから、
入出力処理の高速化が図れる。

例えば、３１０　（Ｓｔａｒｔ　　ｌ１０）命令の場合
、ＣＰＵは入出力リクエストを作成する際、ＣＰＵ中に
ＳＣＢ　（サブチャネル）情報のありかや、ＣＣＷアド
レス等の情報を保持している。そこで、これらの情報を
入出力リクエストのなかに格納して、ＧＰＢを介してＣ
ＨＰ２４に転送する。

これによって、ＣＨＰ２４は従来行なっていた、サブチ
ャネル情報やＣＣＷアドレス等をＭＣＵ２３を介してＭ
ＳＵ２２から読み出す処理を省くことが可能になる。

また、ＴＣＨ（Ｔｅｓｔ　　Ｃｈａｎｎｅｌ）命令等で
は、チャネルアドレスがあれば命令を実行することがで
きる。このようなときは、ＳＩＯ命令でＣＨＰ２４に送
ってもらったデータは不要なので、このようなときには
、ＳＩＯ命令のなかの不要なデータはＣＰＵからＣＨＰ
２４へ転送しないようにする。こうすることによって情
報の転送回数が減り、入出力処理命令の転送時間を短縮
できる。

また、３７０モ一ド時には、ＣＡＷや論理■１０アドレ
スをリクエスト発行時にＣＰＵからＣＨＰ２４へ転送す
るので、ＣＨＰ２４側でＭＳＵ２２や論理Ｉ１０アドレ
ス・テーブルを参照しなくてすむ。さらに、拡張モード
時には、ＣＰＵからリクエストが転送されてきた時点で
、ＳＣＢ　（サブチャネル制御ブロック）を参照せずに
キューイングさせることが可能である。

［発明の効果〕本発明によれば、ＣＰＵとＣＨＰが直結されているので
入出力命令をＭＣＵ等を経由することなく直接送ること
が可能であり、入出力命令処理時間から従来の経由時間
を短縮できる。また、ＣＰＵ−ＣＨＰの直結によって、
ＭＣＵを介して行なわれる他のＣＰＵのプライオリティ
の高い処理、例えばメモリ・アクセス等が終了するのを
待つ必要がなく、従来よりも処理時間を短縮できる。さ
らに、マルチＣＰＵの場合でも、各ＣＰＵがＣＨＰと直
結されているので、個々のＣＰＵの入出力命令処理が独
立にＣＨＰで処理され、他のＣＰＵの処理の影響を受け
ず、これによって処理時間が短縮できる。

また、入出力命令リクエストを可変長にすることにより
、ＣＰＵが保持している処理に必要なデータを入出力命
令リクエストに含めて送ることが可能であり、これによ
って、ＣＨＰがメモリから必要な情報を参照する回数を
最小限に抑えることができ、入出力命令処理時間が短縮
される。一方、入出力命令リクエストを可変長にするこ
とにより、ＣＨＰの処理で必要ない情報を入出力命令リ
クエストから省いて転送することも可能であり、この場
合、入出力命令リクエスト長が短くなり、転送回数が少
なくなるので、処理時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の機能ブロック図、第２図は一実施例のシステム構成図、第３図は複数回転送する制御ブロックの説明図、第４図
はＧＰＢのリクエスト信号の説明図、第５図は一実施例
の入出力命令処理のタイムチャート、第６図は従来方式のシステム構成図、第７図は従来方式の入出力命令処理のタイムチャートで
ある。１・・・ＣＰＵ、２゛°−ＭＣＵ　（ｍｅｍｏｒｙ　　ｃｏｎｔｒｏ　ｌ
　　ｕｎ　ｉ　ｔ）、３・−−ＭＳＬＩ（ｍｅｍｏｒｙ　　ｓｙｓｔｅｍｕｎ
ｉｔ）、４−＝ＣＨＰ（ｃｈａｎｎｅｌ　　ｐｒｏｃ５・・・入
出力装置、６・・・可変長命令送信手段、７・・・直結手段、８・・・可変長命令受信手段。

Claims

【特許請求の範囲】１）ＣＰＵ（１）およびＭＣＵ（２）（ｍｅｍｏｒｙ　
ｃｏｎｔｒｏｌ　ｕｎｉｔ）、ＭＳＵ（３）（ｍａｉｎ
　ｓｔｏｒａｇｅ　ｕｎｉｔ）、ＣＨＰ（４）（ｃｈａ
ｎｎｅｌ　ｐｒｏｃｅｓｓｏｒ）、および入出力装置（
５）からなる情報処理装置において、可変長の入出力命令を作成し、ＣＰＵ（１）からＣＨＰ
（４）へ送信する可変長命令送信手段（６）と、ＣＰＵ（１）とＣＨＰ（４）を直接接続して入出力命令
をＣＰＵ（１）からＣＨＰ（４）へ送る直結手段（７）
と、可変長の入出力命令を受け取り、入出力装置（５）を稼
働する可変長命令受信手段（８）とを有することを特徴
とする入出力命令の高速化方式。２）前記直結手段（７）は、マルチＣＰＵ構成システム
のＣＰＵ（１）とＣＨＰ（４）を１対１で接続する請求
項１記載の入出力命令の高速化方式。３）前記可変長命令受信手段（８）は、複数のＣＰＵ（
１）が同時に入出力命令を送信した場合に、ＣＰＵ単位
に独立して受信制御を行なう請求項１記載の入出力命令
の高速化方式。