JPS6240748B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置、とくに主記憶装置
と、中央処理装置と、入出力制御装置と、前記入
出力制御装置に接続された入出力装置とから構成
されるデータ処理装置に関する。

このようなデータ処理装置においては、中央処
理装置（以後CPU）および入出力制御装置（以
後IOP）はともに主記憶装置（以後MM）にアク
セスして相互の間でデータの転送を行うが、これ
を行なうための方式として従来下記が知られてい
る。

(a) IOPとCPUとは完全に独立動作し、１個のバ
ス上にコマンド、アドレスおよびデータ等を時
分割で送出する。

(b) IOPとCPUとは完全に独立で、コマンド、ア
ドレスおよびデータを別々にバスとしてもつ。

上記(a)、(b)いずれの場合も、MMへのアクセス
はIOPとCPUとでは独立にアクセス要求を出す。

(c) IOPとCPUとは独立にMMとのインタフエー
スをもつ。すなわち、コマンド、アドレスおよ
びデータ線をそれぞれ別にMMとの間に接続す
る。

(d) IOPはCPUにインテグレートされ、入出力動
作のときはCPUに割込む（CPUの動作を中断
する）ことによりIOPとしての動作を実行す
る。すなわち、この場合にはMMとのインタフ
エースは一つになる。

以上のような各種の方式が従来用いられてい
る。

さて、このようなデータ処理装置において、入
出力装置に対するデータの入出力は下記のように
行なわれる。

まず、CPUがチヤンネルプログラムを作り、
これをMMの領域に格納し、ついでCPUはIOPに
対し入出力命令を発行し、このチヤンネルプログ
ラムの実行を指令する。

IOPは、この入出力命令の指示するMMのチヤ
ンネルプログラム格納領域から、チヤンネルプロ
グラムの各コマンドを順次読出し、そのコマンド
に指定されたMMの領域からデータを入出力装置
へ転送し、あるいは入出力装置からデータをMM
の指定された領域へ転送する。

ところが、従来のチヤンネルプログラムにおい
ては、MMのメモリアドレスを指定する部分は、
すべて実アドレスで表現されており、IOPはこれ
をそのままMMのメモリアドレスとして実行すれ
ばよいので、上述の(a)、(b)、(c)等の完全独立方式
によりMMに対するアクセスを実行しても、IOP
とCPUとのMMへのアクセス機能がそれぞれ別に
必要になるためにそれだけハードウエア量は増加
するが、これはあまり重大な問題とはならなかつ
た。

ところが近年になつて、IOPも論理アドレスで
記述されたチヤンネルプログラムを直接処理する
“チヤンネルDAT方式”が採用され始めたため、
IOPとCPUとが独立してMMをアクセスするため
には、それぞれに論理アドレスを実アドレスに変
換するハードウエア機構（TLB）が必要とな
り、このためのハードウエア量の大幅増加を招
き、またそればかりでなく、この両方のTLBの
論理アドレスから実アドレスの変換を全く同一に
なるように常に更新する必要があるため、その処
理に時間がかゝるという問題が発生している。

本発明の目的は上述のハードウエア量の大幅な
増加を抑え、また処理の複雑さからくる処理時間
の増加を抑えることを可能とするデータ処理装置
を提供するにある。

本発明の装置は、アドレスバスとデータバスと
コマンドバスとに接続された主記憶装置と中央処
理装置と入出力制御装置と前記入出力制御装置に
接続された入出力装置とから構成され前記入出力
制御装置は前記中央処理装置からの実行開始指示
により前記主記憶装置内に存在するチヤンネルプ
ログラムを実行するようにしたデータ処理装置で
あつて、前記入出力制御装置が制御する前記入出
力装置と前記主記憶装置との間のデータ転送以外
の前記主記憶装置に対するアクセス処理を前記バ
ス以外に前記入出力制御装置から前記中央処理装
置へ接続されたアドレス線とコマンド線を使用し
て前記中央処理装置へ依頼する手段を有し、前記
中央処理装置は前記依頼に応じて前記複数のバス
を使用して前記主記憶装置をアクセスする手段を
有し、さらに前記入出力制御装置は前記中央処理
装置が前記依頼に応じて送出する前記アドレスバ
ス上のアドレス情報と前記アクセスに基ずき前記
主記憶装置が送出する前記データバス上の情報を
受取る手段および前記データバス上へ前記主記憶
装置へ送出すべき情報を設定する手段とを有す
る。

次に図面を参照して本発明を詳細に説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。

本実施例は、中央処理装置１（以後CPU１）、
主記憶装置２（以後MM２）、入出力制御装置３
（以後IOP３）、複数の入出力４−１，………４−
Ｋ，………４−Ｎ、バス５、アドレス線６および
コマンド線７を含むデータ処理装置である。

第２図は、本実施例のIOP３，CPU１およびバ
ス５のさらに詳細を示すブロツク図である。

第２図を参照すると、本実施例のIOP３は、リ
ードバツフア３０１，３０８（以後RB３０１，
RB３０８）、ライトバツフア３０２，３０９（以
後WB３０２，WB３０９）、コマンドバツフア３
０３（以後CMD３０３）、データ転送カウントレ
ジスタ３０４、カウント計数部３０５、データバ
ツフアアドレスレジスタ３０６、アドレス計数部
３０７、実アドレスレジスタ３１０、入出力制御
部３１１、アドレスレジスタ３１２およびコマン
ドレジスタ３１３を含む。

第１図に示すように、IOP３は入出力装置４−
１〜４−Ｎ対応に複数の入出力ポート部３−１〜
３−Ｎを有しているが、この各入出力ポート部に
は、第２図に示すように、入出力ポート部制御部
３１４、入出力ポート部データバツフア３１５を
含んでいる。

さらに、第２図に示すように、CPU１は内部
にアドレス変換回路１０１（以後TLB１０１）、
主記憶アクセス制御部１０２および選択回路１０
３（以後MPX１０３）を含み、また、前記バス
５は、アドレスバス５−１（以後Ａバス５−
１）、データバス５−２（以後Ｄバス５−２）お
よびコントロールバス５−３（以後Ｃバス５−
３）で構成されている。そして、IOP３とCPU１
との間には、このバス５のほかにアドレス線６と
コマンド線７とが設けられている。

さて、本実施例が、MM２とある特定の入出力
装置４−Ｋとの間のデータ転送を行なうための処
理は下記の通りである。

CPU１は、まずチヤンネルプログラムを作
り、それをMM２の特定の領域に格納し、このチ
ヤンネルプログラムの開始番地を指示するポイン
タ情報をMM２の予め定めた特定の絶対アドレス
に格納する。そして、専用の入出力命令指令線
（図示せず）を介し、IOP３の入出力制御部３１
１に対して実行すべき入出力命令が待合せ中であ
ることを通報する。

この通報を受けると、入出力制御部３１１は、
上述のチヤンネルプログラムを指示するポインタ
情報の格納されている絶対アドレスを、アドレス
レジスタ３１２およびアドレス線６を介して
CPU１に転送するとともに、MM２の内容の読出
しを実アドレスで指示するコマンドを生成し、こ
れをコマンドレジスタ３１３およびコマンド線７
を介してCPU１の主記憶アクセス制御部１０２
に通報し、これにより必要な情報のMM２からの
読出しをCPU１に依頼する。

この通報を受けると、CPU１の主記憶アクセ
ス制御部１０２は、MPX１０３を制御してTLB
１０１の入力側（アドレス線６の出力）を選択
し、これをＡバス５−１に出力するとともに、Ａ
バス５−１上のアドレスで指定されるMM２の内
容の読出しを指示するコマンドをＣバス５−３上
に送出する。

この結果、前記ポインタ情報はMM２から読出
され、Ｄバス５−２およびRB３０８を介して入
出力制御部３１１に読込まれる。

さて、このポインタ情報は前述のようにチヤン
ネルプログラムの格納開始番地を指示する情報を
含むが、それとともに、これが実アドレスで表わ
したものか、または論理アドレスで表わしたもの
かを区別するための情報（以後番地モード識別ビ
ツト）を含んでいる。入出力制御部３１１は、上
述のようにして入力された情報を解析し、チヤン
ネルプログラムの格納開始番地をアドレスレジス
タ３１２およびアドレス線６を介してCPU１に
送出するとともに、もし、番地モード識別ビツト
が論理番地を指示する場合には、MM２の内容の
読出しを論理番地で指示するコマンドを生成し、
これをコマンドレジスタ３１３およびコマンド線
７を介してCPU１の主記憶アクセス制御部１０
２に通報し、これにより必要な次の情報のMM２
からの読出しをCPU１に依頼する。

このように、MM２へのアクセスが論理番地で
指示されると、主記憶アクセス制御部１０２は、
MPX１０３を制御して、TLB１０１の出力側を
選択し、その結果、上述のようにしてアドレス線
６を介してTLB１０１に供給された論理アドレ
スはTLB１０１で実アドレスに変換され、Ａバ
ス５−１に出力される。

これとともに、主記憶アクセス制御部１０２
は、Ａバス５−１上のアドレスで指定されるMM
２の内容の読出しを指示するコマンドをＣバス５
−３上に送出する。

この結果、前記ポインタの指示するチヤンネル
プログラムのコマンドはMM２から読出され、Ｄ
バス５−２およびRB３０８を介して入出力制御
部３１１に読込まれる。

入出力制御部３１１はこのコマンドを解析し、
その解析結果に応じて処理を実行するが、もしそ
の処理の段階において論理アドレスを実アドレス
に変換する必要が生じた場合には、この論理アド
レスをアドレスレジスタ３１２およびアドレス線
６を介してCPU１に供給し、一方、論理アドレ
スから実アドレスへの変換を依頼するコマンドを
生成し、これをコマンドレジスタ３１３およびコ
マンド線７を介してCPU１の制御部１０２に通
報する。

制御部１０２はこの通報を受けると、MPX１
０３を制御してTLB１０１の出力側を選択し、
供給された論理アドレスをTLB１０１によつて
実アドレスに変換した出力をＡバス５−１に送出
する。こうしてＡバス５−１に送出された実アド
レスは、実アドレスレジスタ３１０を介して入出
力制御部３１１に読込まれ、以後の処理に利用さ
れる。

また、論理アドレス（または実アドレス）を用
いてMM２の内容を直接読出す必要がある場合に
は前述のように、その論理アドレス（または実ア
ドレス）をアドレスレジスタ３１２およびアドレ
ス線６を介してCPU１に供給するとともに、MM
２の内容の読出しを論理アドレス（または実アド
レス）で指示するコマンドを生成し、これをコマ
ンドレジスタ３１３およびコマンド線７を介して
CPU１の主記憶アクセス制御部１０２に供給
し、MM２からの読出しをCPU１に依頼する。こ
の結果、MM２からＤバス５−２に読出される内
容をRB３０８を介して制御部３１１の内部に取
込む。

また、論理アドレス（または実アドレス）を用
いてMM２の指定されたアドレスに直接書込む必
要がある場合には、この論理アドレス（または実
アドレス）をアドレスレジスタ３１２およびアド
レス線６を介してCPU１に供給し、また書込む
べきデータをWB３０９にセツトし、それととも
にMM２への書込みを論理アドレス（または実ア
ドレス）で指示するコマンドを生成し、これをコ
マンドレジスタ３１３およびコマンド線７を介し
てCPU１の主記憶アクセス制御部１０２に供給
し、MM２への書込みをCPU１に依頼する。

これを受けると、CPU１の制御部１０２は
MPX１０３を制御してTLB１０１の出力側（ま
たは入力側）を選択し、これをＡバス５−１上に
送出するとともにＡバス５−１で指示されるMM
２のアドレスにＤバス５−２上のデータの書込み
を指示するコマンドを作成し、これをＣバス５−
３上に送出する。これによりCPU１はIOP３から
依頼された書込み処理を実行する。

さて、チヤンネルプログラムの処理が進み、
IOP３の入出力制御部３１１がMM２の特定の領
域から特定の入出力装置４−Ｋに対して連続して
データを出力転送するコマンドを解読すると、以
下のように処理される。

入出力制御部３１１は、このコマンドを解析
し、もし、このコマンドのMM２からの転送デー
タ格納開始アドレスが論理アドレスで指定されて
いる場合には、CPU１に依頼して前述のように
してこれを実アドレスに変換した後、この開始ア
ドレスをデータバツフアアドレスレジスタ３０６
に設定する。それとともにこのコマンドの転送デ
ータ長を指定する情報をデータ転送カウントレジ
スタ３０４に設定する。そして指定された入出力
装置４−Ｋに接続される入出力ポート部３−Ｋに
対し書込み転送の起動を通報する。

この結果、入出力ポート部制御部３１４は
CMD３０３およびＣバス５−３を介してMM２
に読出しを指令する。かくして、データバツフア
アドレスレジスタ３０６の内容（MM２の転送デ
ータ格納開始アドレス）で指定されるMM２のア
ドレスからデータがＤバス５−２に読出され、こ
れはRB３０１を介して入出力ポート部３−Ｋの
入出力ポート部データバツフア３１５に転送格納
される。

こうして一つのデータの転送がすむと、アドレ
スレジスタ３０６の内容はアドレス計数部３０７
により１だけ加算され、MM２の次の実アドレス
を指示するように更新され、また、カウントレジ
スタ３０４の内容はカウント計数部３０５により
このデータ転送の回数をカウントするため１だけ
減算するように更新される。つぎに、制御部３１
４は再びCMD３０３を介して読出しコマンドを
送出し、次のデータの読出し転送を行なう。

以上の動作をくり返すことにより、MM２の指
定された転送データ格納開始アドレスから、つぎ
つぎのアドレスについてデータ転送が行なわれ、
指定された個数（転送データ長）のデータの転送
終了がカウント計数部３０５で検出されるまで継
続される。

一方入出力ポート部データバツフア３１５に格
納された転送データは、制御部３１４の制御によ
り入出力装置４−Ｋからの入力要求に応じて順番
に出力され、かくしてMM２から入出力装置４−
Ｋに対するデータ出力は処理される。

入出力装置４−ＫからMM２に対するデータ入
力の場合もほぼ同様に処理される。

このように、MM２の相続く領域から特定の入
出力装置に対するデータの転送の場合のMM２に
対するアドレス指定は、CPU１を介さずに、レ
ジスタ３０６から直接にＡバス５−１を介してな
され、またMM２に対するコマンドの送出も、
CPUを介さずに、CMD３０３から直接にＣバス
５−３を介してなされる。

しかし、本実施例においては、IOP３が行なう
これ以外のMM２に対するアクセスは、前述のよ
うに、バス５以外に設けたアドレス線６とコマン
ド線７を介してCPU１に依頼し、CPU１のもつ
TLB１０１と主記憶アクセス制御部１０２とを
利用して行なつている。これにより論理アドレス
を用いる場合もCPU１のもつTLB１０１をその
まま利用してMM２にアクセスできるばかりでな
く、チヤンネルプログラムの処理の段階において
論理アドレスを実アドレスに変換する必要がある
場合にも前述のように容易にこれを利用すること
ができる。

以上述べたように、本発明を用いると、入出力
制御装置が、指令されたデータ転送動作のための
チヤンネルプログラムの読出しおよびチヤンネル
プログラムが指示する論理アドレスの実アドレス
化等を中央処理装置に依頼し、中央処理装置のも
つ論理アドレス実アドレス変換機構および主記憶
アクセス用ハードウエアを利用してこれを実行
し、得られた結果をバス構成を利用することによ
り入出力制御装置が直接受取れるように構成でき
る。

これによりハードウエアの増加および処理の複
雑さからくる処理時間の増加を抑えたデータ処理
装置を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
および第２図は前記実施例の一部の詳細を示すブ
ロツク図である。 図において、１……中央処理装置（CPU）、２
……主記憶装置（MM）、３……入出力制御装置
（IOP）、３−１〜３−Ｎ……入出力ポート部、４
−１〜４−Ｎ……入出力装置、１０１……アドレ
ス変換回路（TLB）、１０２……主記憶アクセス
制御部、１０３……選択回路（MPX）、３０１，
３０８……リードバツフア（RB）、３０２，３０
９……ライトバツフア（WB）、３０３……コマ
ンドバツフア（CMD）、３０４……データ転送カ
ウントレジスタ、３０６……カウント計算部、３
０６……データバツフアアドレスレジスタ、３０
７……アドレス計数部、３１０……実アドレスレ
ジスタ、３１１……入出力制御部、３１２……ア
ドレスレジスタ、３１３……コマンドレジスタ、
３１４……入出力ポート部制御部、３１５……入
出力ポート部データバツフア。

Claims (1)

1. 【特許請求の範囲】 １ アドレスバスとデータバスとコマンドバスと
   に接続された主記憶装置と中央処理装置と入出力
   制御装置と前記入出力制御装置に接続された入出
   力装置とから構成され前記入出力制御装置は前記
   中央処理装置からの実行開始指示により前記主記
   憶装置内に存在するチヤンネルプログラムを実行
   するようにしたデータ処理装置において、 前記入出力制御装置が制御する前記入出力装置
   と前記主記憶装置との間のデータ転送以外の前記
   主記憶装置に対するアクセス処理を前記バス以外
   に前記入出力制御装置から前記中央処理装置へ接
   続されたアドレス線とコマンド線とを使用して前
   記中央処理装置へ依頼する手段を有し、 前記中央処理装置は前記依頼に応じて前記複数
   のバスを使用して前記主記憶装置をアクセスする
   手段を有し、 さらに前記入出力制御装置は前記中央処理装置
   が前記依頼に応じて送出する前記アドレスバス上
   のアドレス情報と前記アクセスに基ずき前記主記
   憶装置が送出する前記データバス上の情報を受取
   る手段および前記データバス上へ前記主記憶装置
   へ送出すべき情報を設定する手段 とを有することを特徴とするデータ処理装置。