JPS62224851A - インタフエ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータ処理装置間を接続するインタフェース装
置に係り、特に、自己装置の正常性の確認を行うのに好
適なインタフェース装置に関する。

〔発明の背景〕

第２図はデータ処理、システムの構成図であり。

マスターデータ処理装置（ＤＰＥＯ）１０にはバス２を
介してル台のスレーブデータ処理装置１１〜１ｒＬが接
続されている。各スレーブデータ処理装置１１〜１ルは
、夫々インタフェース１ｌｉｌ（ＩＦＥ）４１〜４ｎと
、データ処理ユニット（ＤＰＵ）３１〜３ｆＬとで構成
され、データ処理ユニット３１〜３ルの構成方式がいか
なるものであっても、インタフェース装置４１〜４ｎに
よってパスｔの方式に適合するようになっている。

第３図は上述したインタフェース装置の従来構成を示す
ものである。従来のインタフェース装置４１が接続され
るデータ処理ユニット３１はマイクロプロセッサ方式の
データ処理ユニットで、中央制御ユニット（ＣＰ　Ｕ　
’）　３００と、主記憶ユニット（Ｍ〜Ｉ）３０１と、
ダイレクトメモリアクセス制御ユニット（ＤＭＡＣ）３
０２と５図示しない外部記憶ユニット及びコンソールユ
ニット等を備え、これ等カデータパス３０３とアドレス
バス３０４トチ接続されている。従来のインタフェース
装置４１は。

バッファメモリ（ＢＭ）４００と、制御部（ＣＴＬ）４
０１と、バックアメモリアドレスポインタ（ＢＡＰ）４
０２とを備え、データバス２１及び制御バス２２を介し
てパス２（第２図）に接続され、データ処理ユニット３
１トハテータバス３０３及びアドレスバス３０４で接続
され、制御部４０１と中央処理ユニット３００との間に
割込線５００が設げられている。上記バッファメモリ４
００の記憶容量は２通常、各データ処理装置１０　、１
２〜１ルのデータ転送速度の違いを緩衝できる大きさに
なっている。

バス２からデータバス２１を介して送られてきたデータ
は、制御部４０１の制御のもとでバッファメモリ４００
に格納される。バックアメモリアドレスポインタ４０２
の値は最初はバッファメモリ４００の先頭アドレスを示
しているため、Ｒ１初に送られてきたデータはバッファ
メモリ４００の先頭アドレスに８き込まれる。以後、制
御部４０１の制御によりバックァメそりアドレスポイン
タ４０２の内容は更新されて行き、データバス２１を介
して送られてくるデータは順次バッファメモリ４００に
書き込まれていく。データバス２１を介して人力してく
るデータがなくなると、制御部４０１は割込線５００を
介して中央制御ユニツ）　３００　Ｋバックアメモリ４
００内データの読取指示信号を送出する。中央制賓ユニ
ット３００は、主記憶ユニッ）　３０１に格納されてい
るプログラムの制御によりダイレクトメモリアクセス制
御ユニット３０２を駆動し、バッファメモリ４００内の
データを主記憶ユニツ）　３０１　Ｋデータバス３０３
と７ドレスバス３０４を介して読み取る。この様忙して
、マスターデータ処理装置１０からのデータ転送を実行
する。逆に、データ処理ユニット３１からマスターデー
タ処理装置１０へのデータ転送は１次の様に行う。デー
タ処理ユニット３１の主記憶ユニット３０１から、ダイ
レクトメモリアクセス制御ユニット３０２の制御により
、バックァメそり４００　Ｋデータがアドレスバス３０
４とデータバス３０３を介して送られる。このデータは
前述と同様にバッファメモリ４００の先頭アドレスから
順次書き込まれる。

データバス３０３を介して主記憶ユニット３０１から送
られてくるデータがなくなると、ＦｔｌｌＣ１１部４０
１は制御バス２２を通してマスターデータ処理装置１０
にバッファメモリ４００内データの読み取りを指示し。

マスターデータ処理装置ｆｆ−１ｏけこれに応２８１２
てバッファメモリ４００内のデータを読み取る。これが
終ると、制御部４０１は１割込線５００を通して、中央
ＩＩＩ御ユニツ）　３００　ＶＣ送信終了を通知する。

上述した様な構成を有する従来のインタフェース装置は
、自己の正常性を確認する場合、データ処理装置間で上
述したデータ転送を行い、転送されたデータをチェック
するととにより行うしかない。つまり、複数のデータ処
理装置を用意しなければならないという不便がある。

尚、この種の装置に関連するものとして、寅済堂出版「
コンビニータ方式の設計」発田弘著２８〜３０頁がある
。

〔発明の目的〕

本発明の目的は、ハード構成を複雑化することなく、各
データ転送速度の違いでノ・−ド構成を変えることなく
、データ転送の高速化と、自データ処理装置を用意する
だけでハード構成の正零性をａ認できるインタフェース
！ｉを提供することにある。

〔発明の概要〕

本発明では、バック７メモリを送信用と受・信用とに分
離し、他データ処理装置への送信又は受信データ転送と
自データ処理装置への受信又は送信データ転送とを同時
に実行可能として、データ転送の高速化を計る。又、自
データ処理装置から２つのバックアメモリに対して、リ
ード・ライト動作を可能とし、さらにインタフェース装
置を制御するマイクロプログラムからも２つのバッファ
メモリに対してリード・ライト可能とし１通常のデータ
安送動作を実行していない時に、自データ処理装置から
の指令又は自マイクロプログラムの制御によって送信用
バックアメモリと受信用ノ（ソファメモリを経由してデ
ータ転送させることによってインタフェース装置の正常
性を確認する。

〔発明の実施例〕

以下１本開明の一実施例を第１図を参照して説明する。

第１図は本発明の一実施例に係るインタフェース装置を
装備したスレーブデータ処理装置のブロック構成図であ
る。第１図に示すデータ処理ユニット３１は、第３図で
説明したものと同一構造であるため、同一符号を付して
その構成説明を省略する。

第１図に示すインタフェース装置３１は、送信ノ（ソフ
ァメモリ（Ｓ　Ｂ　Ｍ　）４０００と、受信バッフ７メ
モリ（ＲＢＭ）４００１と、制御部４０１と、送信ノ（
ソファメモリ用アドレスレジスタ（ＳＡＲ１４０２０と
、受信バックアメモリ用アドレスレジスタ（ＲＡＲ）４
０２１とを備え、送信バッファメモリ４０００及び受信
バッファメモＩＪ４００１共に、その記憶容量は、各デ
ータ処理装置間のデータ転送における１回の転送データ
量の最大値分としである。

制御部４０１はマイクロプログラム制御によるもので、
マイクロプログラムを格納する制御メモリ（ＣＭ）４０
１０と、マイクロプログラム命令レジスタ（ＣＭ　Ｉ　
Ｒ）４０１１と、命令デコーダ（ＤＥＣ）４０１２と、
シーケンサ（ＳＥＱ）４０１３と、テスト回路（Ｔ　Ｓ
　Ｔ　）４０１４と、演算回路（ＡＬＵ）４０１５と。

演算及び制御用のレジスタ（ＲＥＧ）４０１６とを備え
ている。演算回路４０１５の出力バスは前記アドレスレ
ジスタ４０２０及び４０２１　Ｋ接続され、アドレスレ
ジスタ４０２０及び４０２１の出力が演算回路４０１５
０入力パスに接続されている。また、送信バッファメモ
リ４０００と受信バックアメモリ４００１のデータにつ
（Ｓでも演算回路４０１５０入力及び出力）くスに接続
されている。従って、制御メモリ４０１０に格納されて
（・るマイクロプログラムの制御によって送信）（ソフ
ァメモリ４０００と受信バッファメモリ４００１との間
でデータの移動が可能で、また、制御メモリ４０１０内
に保持しているデータを送信）くソファメモリ４０００
または受信バッフ７メモリ４００１内に書き込むことも
可能である。

マスターデータ処理装置からデータが送られてきた時、
マスターデータ処理装置へ送信するデータがある場合１
本実施例のインタフェース装置３１では１次の様にして
、マスターデータ処理装置カ１ら送られてきたデータを
受信ノ（ソファメモリ４００１に格納すると同時に主記
憶ユニット３０１力）ら送られてきたデータは送信ノく
ソファメモＩＪ４０００に格納する。

制御部４０１の制御のもとで、制御ノくス２２の制御に
よりマスターデータ処理装置からデータ量（ス２１を介
して送信されてきたデータは受信）（ソファメモリ４０
０１に書き込まれる。最初受信バックアメモリ用アドレ
スレジスタ４０２１の値は受信バックアメモリ４００１
の先頭アドレスを示している為、最初に送られてきたデ
ータは受信バッファメモリ４００１の先頭アドレスに書
き込まれる。以後、制御部４０１の制御により前記アド
レスレジスタ４０２１の内容は更新されていき、データ
バス２１を介して送信されてくるデータは順次受信バッ
ク７メモリ４００１に書き込まれてい（。データバス２
１を介して送信されてくるデータがな（なると、制御部
４０目文割込線５００によって中央制御ユニット３００
に受信バッファメモＩＪ４００１内データの読み取り指
示を出す。一方。

データ処理ユニット３１の主記憶装置３０１からダイレ
クトメモリアクセス制御ユニット３０２の制御により、
送信バックアメモリ４０００にデータがアドレスバス３
０４とデータバス３０３を介して送られる。

このデータは、最初、送信バックアメモリ用アドレスレ
ジスタ４０２０の値が送信バッファメモリ４０００の先
頭アドレスを示しているため、Ｉｋ初に送られてきたデ
ータは送信バックアメモリ４０００の先頭アドレスに書
き込まれる。以後、制御部４０１の制御により前記アド
レスレジスタ４０２０の内容は更新されていき、データ
バス３０３を介して送信されてくるデータは順次送信バ
ッファメモリ４０００に書き込まれていく。

割込線５００を介し、て受信バッファメモ１７４００１
内データの読み取りを指示された中央制御ユニット３０
０は、主記憶五二ツ）　３０１から送信バッファメモ’
Ｊ４０００へのデータ書き込みが完了した後、主記憶ユ
ニット３０１に格納されているプログラムの制御により
ダイレクトメモリアクセス制御ユニット３０２を駆動し
、受信バッファメモリ用アドレスレジスタ４０２１のア
ドレスに従って、受信バックアメモリ４００１内データ
を主記憶ユニット３０１に読み取る。

送信バッファメモリ４０００へのデータ書き込みが終了
した後は、制御部４０１は制御パス２２を通してマスタ
ーデータ処理装置に送信バッファメモリ４０００内デー
タの読み取りを指示し、マスターデータ処理装置はこれ
に応答１−て送信パラ１フアメモリ４０００内のデータ
を読み取る。この時、受信バッファメモリ４００１ヘマ
スターデータ処理装置から送られてくるデータが書き込
まれている最中であれば。

バス２がビジー状態であるので、中央制御ユニット３０
０の制御により、先に受信バッファメモリ４００１内デ
ータを主記憶ユニット３０１に読＆取ってから、送信バ
ッファメモリ４０００内データをマスターデータ処理装
置に送信する。

次に、送信バッフ７メモＩＪ４０００に書き込んだ送信
データの一部を修正したり、受信バッフ１メモ１Ｊ４０
０１に書き込まれた受信データの一部データのみ読み取
る方法を説明する。

中央制御ユニット３００は、送信バララフメモリ４００
０内に書き込んだ送信データの内、修正する部分のアド
レスを送信パンフッメモリ用アドレスレジスタ４０２０
に設定すべく制御部４０１にアドレスバス３０４を介し
て指示する。レジスタ４０２０にこのアドレスが設定さ
れると、中央制御ユニット３００は制御部４０１に読み
取り指示要求を出し１制御部４０１の制御のもとに送信
バッファメモ１Ｊ４０００の該当アドレスにあるデータ
はデータバス３０３を介して主記憶ユニット３０１に書
き込む。この部分データを修正する必要がある場合、中
央制御ユニット３ｏ。

から制御部４０１に書き込み指示要求を出すと、制御部
４０１の制御により、修正部分データがレジスタ４０２
０の指定する送信バッファメモリ４０００の該当アドレ
スに書き込まれる。同様にして、受信バッファメモリ４
００１内の任意アドレスにある部分データを、該アドレ
スをレジスタ４０２１で指定することで読み取り、ある
いは修正することができる。

尚、送受信バッファメモＩＩ　４０００　、４００１の
記憶容量を一回転送最大データ量分としであるため、前
述した様に、送信側からのデータ転送が終了した後に受
信側からの転送を行うので、送信側データ処理装置と受
信側データ処理装置とのデータ転送速度が異なっていて
も、各インタフェース装置を同一ハード構成とすること
ができる。

次に、正常性の確認動作を説明する。

データ処理装置間で前述したデータ転送動作を実行して
いない状態下において、自データ処理装置の中央制御ユ
ニット３００は制御部４０１に指令を出し、制御メモリ
４０１０１Ｃ格納しであるマイクロプログラムの手順に
従って、予め主記憶ユニット３０１から一方のバッファ
メモリ４０００または４００１に転送したデータを、他
方のバッファメモリに転送する。

この転送データを再び主記憶ユニット３０１に読み取り
、インタフェース装置４１の正常性を確認する６デ一タ
処理装置間のデータ転送動作を実行しておらず、前記自
データ処理装置によるインタフェース装置の正常性確認
動作も実行していない状態においては、制御メモ・す４
０１０に格納されたマイクロブロクラムが、マイクロプ
ログラム内に用意したデータを一方のバッフ７メモリに
書き込み２次にこれを他方のバッファメモリＶｃＧ送し
、転送されたデータをマイクロプログラムにより確流し
、インタフェース装置４１の正常性を確認する。

〔発明の効果〕

本発明によれば、送信用パックアメモリと受信用バッフ
ァメモリとを分離したので、他データ処理装置への送信
又は受信データ転送と、自データ処理装置の受信又は送
信データ転送とを同時に実行可能となり、データ転送の
高速化が図れる。また、送信用と受信用のパックアメモ
リを自データ処理装置及びインタフェース装置のマイク
ロプログラムからリード・ライト可能なため、簡単なノ
・−ド構成で、自データ処理装置からの指令、又はイン
タフェース装置のマイクロプログラムが自立して、送信
用と受信用のバックアメモリ間でデータを移動させ、イ
ンタフェース装置の正常性を確認させることが可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係るインタフェース装置を
装備したデータ処理装置のブロック構成図、第２図はデ
ータ処理システムの構成図、第３図は従来のインタフェ
ース装置を装備したデータ処理装置のブロック構成図で
ある。 ４１・・・インタフェース装置。 ４０１・・・制御部、　　　　４０００・・・送信・バ
ッファメモリ４００１・・・受信バッファメモリ。 ４０１Ｏ・・・制御メモＩＪ、４０１５・・・演算回路
。 ４０２０・・・送信バッファメモリ用アクセスレジスタ
。 ４０２１・・・受信バッファメモリ用アクセスレジスタ
。

Claims (1)

1. 【特許請求の範囲】 １、データ処理装置に設けられ、バッファメモリと該バ
   ッファメモリへの書き込み及び読み出しを制御する制御
   部とを備えるインタフェース装置において、前記バッフ
   ァメモリを２個設け、前記制御部内にマイクロプログラ
   ムを格納し、データ処理装置間でのデータ転送時にはい
   ずれか一方のバッファメモリを送信用、他方のバッファ
   メモリを受信用として使用し、データ処理装置間でデー
   タ転送を行っていない時は前記マイクロプログラムに従
   って一方のバッファメモリ内のデータを他方のバッファ
   メモリに転送して正常性の確認を行うことを特徴とする
   インタフェース装置。 ２、前記マイクロプログラムは自データ処理装置の指示
   に従ってバッファメモリ間の転送を行い該転送後のデー
   タを自データ処理装置が読み取って正常性の確認を行う
   ことを特徴とする特許請求の範囲第１項記載のインタフ
   ェース装置。 ３、前記マイクロプログラムは、マイクロプログラム内
   に用意したデータを一方のバッファメモリに書き込み、
   次に他方のバッファメモリに転送し、該転送後のデータ
   をマイクロプログラムにより確認することにより正常性
   を確認することを特徴とする特許請求の範囲第１項記載
   のインタフェース装置。