JPS6253863B2 - - Google Patents
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- JPS6253863B2 JPS6253863B2 JP58101173A JP10117383A JPS6253863B2 JP S6253863 B2 JPS6253863 B2 JP S6253863B2 JP 58101173 A JP58101173 A JP 58101173A JP 10117383 A JP10117383 A JP 10117383A JP S6253863 B2 JPS6253863 B2 JP S6253863B2
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- input
- memory
- bus
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- 230000004044 response Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 18
- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置、とくに主記憶装置
と、中央処理装置と、入出力制御装置と、前記入
出力制御装置に接続された入出力装置とから構成
されるデータ処理装置に関する。
と、中央処理装置と、入出力制御装置と、前記入
出力制御装置に接続された入出力装置とから構成
されるデータ処理装置に関する。
一般に、データ処理装置においては、主記憶装
置を複数のモジユールに分割し、システム立上げ
時に各モジユール単位に、使用の可否を診断し、
その診断結果使用不可モジユールが存在する場合
には、この不良モジユールを切離すという手法が
一般に用いられている。
置を複数のモジユールに分割し、システム立上げ
時に各モジユール単位に、使用の可否を診断し、
その診断結果使用不可モジユールが存在する場合
には、この不良モジユールを切離すという手法が
一般に用いられている。
このため、使用不可モジユールが存在する場
合、主記憶の使用可能領域は不連続なアドレスを
持つようになつてしまい、プログラム実行上不都
合な面が多い。
合、主記憶の使用可能領域は不連続なアドレスを
持つようになつてしまい、プログラム実行上不都
合な面が多い。
そこで、このような場合に、主記憶の不連続領
域に連続したアドレスを割付けるための手法が必
要となる。これが主記憶メモリアドレス再構成手
段で一般に専用のハードウエアを用いて構成され
る。
域に連続したアドレスを割付けるための手法が必
要となる。これが主記憶メモリアドレス再構成手
段で一般に専用のハードウエアを用いて構成され
る。
さて、最初に述べたようなデータ処理装置にお
いては、この主記憶メモリアドレス再構成手段の
ハードウエアの種々の設置方法が考えられる。
いては、この主記憶メモリアドレス再構成手段の
ハードウエアの種々の設置方法が考えられる。
その第1は、主記憶装置内に設けることである
が、この場合には、主記憶要求元は、主記憶から
の受付許可信号を確認した後原アドレスをアドレ
スバス上に送出し主記憶装置内の再構成手段によ
りアドレス変換を行なうため、遅延時間等の問題
がおこり高速主記憶アクセスの実現が困難にな
る。
が、この場合には、主記憶要求元は、主記憶から
の受付許可信号を確認した後原アドレスをアドレ
スバス上に送出し主記憶装置内の再構成手段によ
りアドレス変換を行なうため、遅延時間等の問題
がおこり高速主記憶アクセスの実現が困難にな
る。
その第2としては、主記憶装置にアクセスする
必要を有する入出力制御装置と中央処理装置との
両方に別々に再構成手段を設けることであるが、
こうすると、再構成手段が複数個所に存在するこ
とになり、ハードウエア量が増加し、制御が複雑
になる等の欠点がある。
必要を有する入出力制御装置と中央処理装置との
両方に別々に再構成手段を設けることであるが、
こうすると、再構成手段が複数個所に存在するこ
とになり、ハードウエア量が増加し、制御が複雑
になる等の欠点がある。
本発明の目的は、上述の欠点を除去し、ハード
ウエア量の増加を抑え、しかも高速主記憶アクセ
スを許すデータ処理装置を提供するにある。
ウエア量の増加を抑え、しかも高速主記憶アクセ
スを許すデータ処理装置を提供するにある。
本発明の装置は、アドレスバスとデータバスと
コマンドバスとに接続された主記憶装置と中央処
理装置と入出力制御装置と前記入出力制御装置に
接続された入出力装置とから構成され前記主記憶
装置は特定のモジユールサイズを持つ複数のメモ
リモジユールから構成され前記入出力制御装置は
前記中央処理装置からの実行開始指示により前記
主記憶装置内に存在するチヤネルプログラムを実
行する手段を有するデータ処理装置であつて、前
記入出力制御装置は前記入出力装置と前記主記憶
装置との間のデータ転送以外の前記主記憶装置に
対するアクセス処理を前記バス以外に前記入出力
制御装置から前記中央処理装置へ接続されたアド
レス線とコマンド線とを使用して前記中央処理装
置に依頼する手段を有し、前記中央処理装置は与
えられたメモリアドレスを前記主記憶装置へアク
セスするための主記憶内アドレスに変換する主記
憶再構成手段と前記依頼に応じ前記変換アドレス
を前記アドレスバスを使用して前記入出力制御装
置へ通知する手段を有し、さらに前記入出力制御
装置は前記変換後のアドレス情報を受取る手段を
有し前記受取つたアドレス情報を使用して前記入
出力装置と前記主記憶装置との間のデータ転送を
実行し各データの転送に応答して前記アドレス情
報を更新しこの更新値が前記主記憶装置を構成し
ているメモリモジユール間の境界を越えたか否か
を検出する手段を有し、前記モジユール越えを検
出したときにこの検出に応答して前記データ転送
を中断し前記中央処理装置に依頼して前記主記憶
再構成手段を用いて新しいメモリモジユールに対
する主記憶内アドレスを求めこれにより前記デー
タ転送を再開継続する。
コマンドバスとに接続された主記憶装置と中央処
理装置と入出力制御装置と前記入出力制御装置に
接続された入出力装置とから構成され前記主記憶
装置は特定のモジユールサイズを持つ複数のメモ
リモジユールから構成され前記入出力制御装置は
前記中央処理装置からの実行開始指示により前記
主記憶装置内に存在するチヤネルプログラムを実
行する手段を有するデータ処理装置であつて、前
記入出力制御装置は前記入出力装置と前記主記憶
装置との間のデータ転送以外の前記主記憶装置に
対するアクセス処理を前記バス以外に前記入出力
制御装置から前記中央処理装置へ接続されたアド
レス線とコマンド線とを使用して前記中央処理装
置に依頼する手段を有し、前記中央処理装置は与
えられたメモリアドレスを前記主記憶装置へアク
セスするための主記憶内アドレスに変換する主記
憶再構成手段と前記依頼に応じ前記変換アドレス
を前記アドレスバスを使用して前記入出力制御装
置へ通知する手段を有し、さらに前記入出力制御
装置は前記変換後のアドレス情報を受取る手段を
有し前記受取つたアドレス情報を使用して前記入
出力装置と前記主記憶装置との間のデータ転送を
実行し各データの転送に応答して前記アドレス情
報を更新しこの更新値が前記主記憶装置を構成し
ているメモリモジユール間の境界を越えたか否か
を検出する手段を有し、前記モジユール越えを検
出したときにこの検出に応答して前記データ転送
を中断し前記中央処理装置に依頼して前記主記憶
再構成手段を用いて新しいメモリモジユールに対
する主記憶内アドレスを求めこれにより前記デー
タ転送を再開継続する。
次に図面を参照して本発明を詳細に説明する。
第1図は本発明の一実施例を示すブロツク図で
ある。
ある。
本実施例は、中央処理装置1(以後CPU1)、
主記憶装置2(以後MM2)、入出力制御装置3
(以後IOP3)、複数の入出力装置4―1,……4
―K,4―N、バス5、アドレス線6およびコマ
ンド線7を含むデータ処理装置である。
主記憶装置2(以後MM2)、入出力制御装置3
(以後IOP3)、複数の入出力装置4―1,……4
―K,4―N、バス5、アドレス線6およびコマ
ンド線7を含むデータ処理装置である。
第2図は、本実施例のIOP3、CPU1およびバ
ス5のさらに詳細に示すブロツク図である。
ス5のさらに詳細に示すブロツク図である。
第2図を参照すると、本実施例のIOP3は、リ
ードバツフア301,308(以後RB301、
RB308)、ライトバツフア302,309(以
後WB302、WB309)、コマンドバツフア3
03(以後CMD303)、データ転送カウントレ
ジスタ304、カウント計数部305、データバ
ツフアアドレスレジスタ306、アドレス計数部
307、変換アドレス用レジスタ310、入出力
制御部311、アドレスレジスタ312およびコ
マンドレジスタ313を含む。
ードバツフア301,308(以後RB301、
RB308)、ライトバツフア302,309(以
後WB302、WB309)、コマンドバツフア3
03(以後CMD303)、データ転送カウントレ
ジスタ304、カウント計数部305、データバ
ツフアアドレスレジスタ306、アドレス計数部
307、変換アドレス用レジスタ310、入出力
制御部311、アドレスレジスタ312およびコ
マンドレジスタ313を含む。
第1図に示すように、IOP3は入出力装置4―
1〜4―N対応に複数の入出力ポート部3―1〜
3―Nを有しているが、この各入出力ポート部に
は、第2図に示すように、入出力ポート部制御部
314、入出力ポート部データバツフア315を
含んでいる。
1〜4―N対応に複数の入出力ポート部3―1〜
3―Nを有しているが、この各入出力ポート部に
は、第2図に示すように、入出力ポート部制御部
314、入出力ポート部データバツフア315を
含んでいる。
さらに、第2図に示すようにCPU1は内部に
主記憶再構成回路101、主記憶アクセス制御部
102を含み、また、前記バス5は、アドレスバ
ス5―1(以後Aバス5―1)、データバス5―
2(以後Dバス5―2)およびコントロールバス
5―3(以後Cバス5―3)で構成されている。
そして、IOP3とCPU1との間には、このバス5
のほかにアドレス線6とコマンド線7とが設けら
れている。
主記憶再構成回路101、主記憶アクセス制御部
102を含み、また、前記バス5は、アドレスバ
ス5―1(以後Aバス5―1)、データバス5―
2(以後Dバス5―2)およびコントロールバス
5―3(以後Cバス5―3)で構成されている。
そして、IOP3とCPU1との間には、このバス5
のほかにアドレス線6とコマンド線7とが設けら
れている。
さて、本実施例のCPU1は主記憶再構成回路
101を含むが、これは以下の如き機能を有する
回路である。
101を含むが、これは以下の如き機能を有する
回路である。
第3図は、主記憶再構成回路101の動作を説
明するための図である。
明するための図である。
一例として、MM2(主記憶装置2)のメモリ
サイズを1MB(メガバイト)とし、これが各々
128KB(キロバイト)のモジユールサイズを有す
る#0から#7までの8個のモジユールで構成さ
れているとする。こうすると、#0から#7まで
の各モジユールのアドレスは第3図に示すよう
に、#0のモジユールはアドレス0からアドレス
1FFFFまで、#1のモジユールはアドレス20000
からアドレス3FFFFまで、#2のモジユールは
アドレス40000からのアドレス5FFFFまで、…
…、#7のモジユールはアドレスE0000からアド
レスFFFFFまでとなる。
サイズを1MB(メガバイト)とし、これが各々
128KB(キロバイト)のモジユールサイズを有す
る#0から#7までの8個のモジユールで構成さ
れているとする。こうすると、#0から#7まで
の各モジユールのアドレスは第3図に示すよう
に、#0のモジユールはアドレス0からアドレス
1FFFFまで、#1のモジユールはアドレス20000
からアドレス3FFFFまで、#2のモジユールは
アドレス40000からのアドレス5FFFFまで、…
…、#7のモジユールはアドレスE0000からアド
レスFFFFFまでとなる。
さて、再構成回路101は、再構成メモリ10
10、主記憶アクセスアドレス入力レジスタ10
11および主記憶アクセスアドレス出力レジスタ
1012を含んでいる。
10、主記憶アクセスアドレス入力レジスタ10
11および主記憶アクセスアドレス出力レジスタ
1012を含んでいる。
この中の再構成メモリ1010は、メモリモジ
ユールの数の8個に対応して、3ビツトで指定で
きる0から7までの8個のメモリアドレスを有
し、各メモリアドレスは3ビツトのデータを格納
できる容量を有している。
ユールの数の8個に対応して、3ビツトで指定で
きる0から7までの8個のメモリアドレスを有
し、各メモリアドレスは3ビツトのデータを格納
できる容量を有している。
システムの立ち上げ時において、診断マイクロ
プログラムがMM2を進断した結果、例えばモジ
ユール#2とモジユール#4とに故障があつたと
すると、この再構成メモリ1010には、これら
の故障があつたモジユール番号を除いた各モジユ
ール番号が、メモリアドレスの若い方から順番
に、0、1、3、5、6、7というようにマイク
ロプログラムにより書き込まれる。
プログラムがMM2を進断した結果、例えばモジ
ユール#2とモジユール#4とに故障があつたと
すると、この再構成メモリ1010には、これら
の故障があつたモジユール番号を除いた各モジユ
ール番号が、メモリアドレスの若い方から順番
に、0、1、3、5、6、7というようにマイク
ロプログラムにより書き込まれる。
一方、前記入力レジスタ1011は、主記憶サ
イズ1MBを指定するための20ビツトのビツト幅
を有し、この中の上位3ビツトは、#0から#7
までの前述のモジユール番号を指定する部分であ
るが、この再構成回路101においては、この部
分は前記再構成メモリ1010のメモリアドレス
を指定するための3ビツトとして使用され、かく
して再構成メモリ1010から読み出される3ビ
ツトの内容が出力レジスタ1012の上位3ビツ
トとして用いられる。
イズ1MBを指定するための20ビツトのビツト幅
を有し、この中の上位3ビツトは、#0から#7
までの前述のモジユール番号を指定する部分であ
るが、この再構成回路101においては、この部
分は前記再構成メモリ1010のメモリアドレス
を指定するための3ビツトとして使用され、かく
して再構成メモリ1010から読み出される3ビ
ツトの内容が出力レジスタ1012の上位3ビツ
トとして用いられる。
また、入力レジスタ1011の20ビツト中残り
の下位17ビツトは、各モジユール内のアドレスを
指定する部分であり、回路101においては、こ
の部分はそのまま出力レジスタ1012の対応す
る下位17ビツトとして用いられる。
の下位17ビツトは、各モジユール内のアドレスを
指定する部分であり、回路101においては、こ
の部分はそのまま出力レジスタ1012の対応す
る下位17ビツトとして用いられる。
前述のように、#2および#4のモジユールが
故障により除かれた状態では、MM2の実際に使
用可能なアドレスは、0〜3FFFF、60000〜
7FFFF、A0000〜FFFFFという不連続なアドレ
スとなつてしまうが、再構成回路101の出力レ
ジスタ1012の出力を用いてMM2のメモリア
ドレスを指定するようにすると、上述のような再
構成回路101の構成により、この不連続なメモ
リアドレスは入力レジスタ1011側においては
0〜BFFFFの間の(モジユール#0からのモジ
ユール#5の間の)連続したメモリアドレスで指
定できることになる。
故障により除かれた状態では、MM2の実際に使
用可能なアドレスは、0〜3FFFF、60000〜
7FFFF、A0000〜FFFFFという不連続なアドレ
スとなつてしまうが、再構成回路101の出力レ
ジスタ1012の出力を用いてMM2のメモリア
ドレスを指定するようにすると、上述のような再
構成回路101の構成により、この不連続なメモ
リアドレスは入力レジスタ1011側においては
0〜BFFFFの間の(モジユール#0からのモジ
ユール#5の間の)連続したメモリアドレスで指
定できることになる。
例えば、入力レジスタ1011側で#2モジユ
ールを指定すると実際のMM2においては#3の
モジユールが指定され、また例えば入力レジスタ
1011側で#5のモジユールを指定すると実際
のMM2においては#7のモジユールが指定され
る。
ールを指定すると実際のMM2においては#3の
モジユールが指定され、また例えば入力レジスタ
1011側で#5のモジユールを指定すると実際
のMM2においては#7のモジユールが指定され
る。
このように、主記憶再構成回路101を介して
MM2のメモリアドレスを指定するようにする
と、MM2の中から任意のメモリモジユールを除
いた残りのメモリモジユールを、全体のメモリ容
量がこの除かれたメモリモジユール分だけ容量が
少なく、かつ連続したメモリアドレスを有するよ
うに再構成されたメモリとして取扱うことができ
るようになる。
MM2のメモリアドレスを指定するようにする
と、MM2の中から任意のメモリモジユールを除
いた残りのメモリモジユールを、全体のメモリ容
量がこの除かれたメモリモジユール分だけ容量が
少なく、かつ連続したメモリアドレスを有するよ
うに再構成されたメモリとして取扱うことができ
るようになる。
本実施例においては上述のような機能を有する
主記憶再構成回路101がCPU1の中に設けら
れており、MM2へのアクセスは原メモリアドレ
ス(再構成メモリ1010による変換前の実メモ
リアドレス)をこの回路101により主記憶内ア
ドレスに変換してから行なうようになつている。
主記憶再構成回路101がCPU1の中に設けら
れており、MM2へのアクセスは原メモリアドレ
ス(再構成メモリ1010による変換前の実メモ
リアドレス)をこの回路101により主記憶内ア
ドレスに変換してから行なうようになつている。
なお、第3図の主記憶アクセスアドレス出力レ
ジスタ1012は説明を容易にするために示した
もので、実際の回路においては必らずしも必要で
なく、入力レジスタ1011の下位17ビツトの出
力と、再構成メモリ1010から読出された3ビ
ツトの出力を上位3ビツトとした合計20ビツトの
出力を主記憶内アドレスとし、これを直接MM2
のアドレスを指定する出力としてもよい。
ジスタ1012は説明を容易にするために示した
もので、実際の回路においては必らずしも必要で
なく、入力レジスタ1011の下位17ビツトの出
力と、再構成メモリ1010から読出された3ビ
ツトの出力を上位3ビツトとした合計20ビツトの
出力を主記憶内アドレスとし、これを直接MM2
のアドレスを指定する出力としてもよい。
さて、次に本実施例の動作について説明する。
本実施例が、MM2とある特定の入出力装置4
―Kとの間のデータ転送を行なうための処理は下
記の通りである。
―Kとの間のデータ転送を行なうための処理は下
記の通りである。
CPU1は、まずチヤンネルプログラムを作
り、それをMM2の特定の領域に格納し、このチ
ヤンネルプログラムの開始番地を指示するポイン
タ情報をMM2の予め定めた特定の絶対アドレス
に格納する。そして専用の入出力命令指令線(図
示せず)を介し、IOP3の入出力制御装置311
に対して実行すべき入出力命令が待合せ中である
ことを通報する。
り、それをMM2の特定の領域に格納し、このチ
ヤンネルプログラムの開始番地を指示するポイン
タ情報をMM2の予め定めた特定の絶対アドレス
に格納する。そして専用の入出力命令指令線(図
示せず)を介し、IOP3の入出力制御装置311
に対して実行すべき入出力命令が待合せ中である
ことを通報する。
この通報を受けると、入出力制御部311は、
上述のチヤンネルプログラムを指示するポインタ
情報の格納されている絶対アドレスを、アドレス
レジスタ312およびアドレス線6を介して
CPU1に転送するとともに、MM2の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ313およびコマンド線7を介して
CPU1の主記憶アクセス制御部102に通報
し、これにより必要な情報のMM2からの読出し
をCPU1に依頼する。
上述のチヤンネルプログラムを指示するポインタ
情報の格納されている絶対アドレスを、アドレス
レジスタ312およびアドレス線6を介して
CPU1に転送するとともに、MM2の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ313およびコマンド線7を介して
CPU1の主記憶アクセス制御部102に通報
し、これにより必要な情報のMM2からの読出し
をCPU1に依頼する。
この通報を受けると、CPU1の再構成回路1
01は、アドレス線6を介して入力されたアドレ
スを前述のようにして再構成メモリ用アドレスに
変換し、これをAバス5―1に出力するととも
に、Aバス―5―1上のアドレスで指定される
MM2の内容の読出しを指示するコマンドをCバ
ス5―3上に送出する。この結果、前記ポインタ
情報はMM2から読出され、Dバス5―2および
RB308を介して入出力制御部311に読込ま
れる。
01は、アドレス線6を介して入力されたアドレ
スを前述のようにして再構成メモリ用アドレスに
変換し、これをAバス5―1に出力するととも
に、Aバス―5―1上のアドレスで指定される
MM2の内容の読出しを指示するコマンドをCバ
ス5―3上に送出する。この結果、前記ポインタ
情報はMM2から読出され、Dバス5―2および
RB308を介して入出力制御部311に読込ま
れる。
さて、このポインタ情報は前述のようにチヤン
ネルプログラムの格納開始番地を指示する情報を
含んでいるが、入出力制御部311はこのように
して入力された情報を解析し、チヤンネルプログ
ラムの格納開始番地を取り出し、これをアドレス
レジスタ312およびアドレス線6を介して
CPU1に送出するとともに、MM2の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ313およびコマンド線7を介して
CPU1の主記憶アクセス制御部102に通報
し、これにより必要な次の情報のMM2からの読
出しをCPU1に依頼する。
ネルプログラムの格納開始番地を指示する情報を
含んでいるが、入出力制御部311はこのように
して入力された情報を解析し、チヤンネルプログ
ラムの格納開始番地を取り出し、これをアドレス
レジスタ312およびアドレス線6を介して
CPU1に送出するとともに、MM2の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ313およびコマンド線7を介して
CPU1の主記憶アクセス制御部102に通報
し、これにより必要な次の情報のMM2からの読
出しをCPU1に依頼する。
この結果、上述と同様にして、CPU1の回路
101はアドレス線6を介して供給されるメモリ
アドレスを主記憶内アドレスに変換してアドレス
バス5―1に送出するとともに、CPU1の主記
憶アクセス制御部102はAバス5―1上のアド
レスで指定されるMM2の内容の読出しを指示す
るコマンドをCバス5―3上に送出する。
101はアドレス線6を介して供給されるメモリ
アドレスを主記憶内アドレスに変換してアドレス
バス5―1に送出するとともに、CPU1の主記
憶アクセス制御部102はAバス5―1上のアド
レスで指定されるMM2の内容の読出しを指示す
るコマンドをCバス5―3上に送出する。
こうして、前記ポインタの指示するチヤンネル
プログラムのコマンドはMM2から読出され、D
バス5―2およびRB308を介して入出力制御
部311に読込まれる。
プログラムのコマンドはMM2から読出され、D
バス5―2およびRB308を介して入出力制御
部311に読込まれる。
入出力制御部311はこのコマンドを解析し、
この解析結果に応じて処理を実行する。
この解析結果に応じて処理を実行する。
もし、この処理の段階において、原メモリアド
レス(再構成メモリ1010による変換前の実ア
ドレス)を主記憶内アドレスに変換する必要が生
じた場合には、このメモリアドレスをアドレスレ
ジスタ312およびアドレス線6を介してCPU
1に供給し一方原メモリアドレスから主記憶内ア
ドレスへの変換を依頼するコマンドを生成し、こ
れをコマンドレジスタ313およびコマンド線7
を介してCPU1の制御部102に通報する。制
御部102はこの通報を受けると、アドレス線6
を介して供給された原メモリアドレスを主記憶再
構成回路101により主記憶内アドレスに変換
し、Aバス5―1に送出する。
レス(再構成メモリ1010による変換前の実ア
ドレス)を主記憶内アドレスに変換する必要が生
じた場合には、このメモリアドレスをアドレスレ
ジスタ312およびアドレス線6を介してCPU
1に供給し一方原メモリアドレスから主記憶内ア
ドレスへの変換を依頼するコマンドを生成し、こ
れをコマンドレジスタ313およびコマンド線7
を介してCPU1の制御部102に通報する。制
御部102はこの通報を受けると、アドレス線6
を介して供給された原メモリアドレスを主記憶再
構成回路101により主記憶内アドレスに変換
し、Aバス5―1に送出する。
こうしてAバス5―1に送出された主記憶内ア
ドレスは変換アドレス用レジスタ310を介して
入出力制御部311に読込まれ、以後の処理に利
用される。
ドレスは変換アドレス用レジスタ310を介して
入出力制御部311に読込まれ、以後の処理に利
用される。
IOP3の制御部311が原メモリアドレスを用
いてMM2の内容を直接読出す必要がある場合に
は、前述のように、その原メモリアドレスをアド
レスレジスタ312およびアドレス線6を介して
CPU1に供給するとともに、MM2の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ313およびコマンド線7を介して
CPU1の制御部102に供給し、MM2からの読
出しをCPU1に依頼する。この結果MM2からD
バス5―2に読出される内容をRB308を介し
て制御部311の内部に取り込む。
いてMM2の内容を直接読出す必要がある場合に
は、前述のように、その原メモリアドレスをアド
レスレジスタ312およびアドレス線6を介して
CPU1に供給するとともに、MM2の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ313およびコマンド線7を介して
CPU1の制御部102に供給し、MM2からの読
出しをCPU1に依頼する。この結果MM2からD
バス5―2に読出される内容をRB308を介し
て制御部311の内部に取り込む。
また、原メモリアドレスを用いてMM2の指定
されたアドレスにデータを直接書込む必要がある
場合には、この原メモリアドレスをアドレスレジ
スタ312およびアドレス線6を介してCPU1
に供給し、また書込むべきデータをWB309に
セツトし、それとともにMM2への書込みを指示
するコマンドを生成し、これをコマンドレジスタ
313およびコマンド線7を介してCPU1の制
御部102に供給し、MM2への書込みをCPU1
に依頼する。
されたアドレスにデータを直接書込む必要がある
場合には、この原メモリアドレスをアドレスレジ
スタ312およびアドレス線6を介してCPU1
に供給し、また書込むべきデータをWB309に
セツトし、それとともにMM2への書込みを指示
するコマンドを生成し、これをコマンドレジスタ
313およびコマンド線7を介してCPU1の制
御部102に供給し、MM2への書込みをCPU1
に依頼する。
これを受けると、CPU1の回路101は供給
された原メモリアドレスを主記憶内スアドレスに
変換し、これをAバス5―1上に送出するととも
に、制御部102は、Aバス5―1で指示される
MM2のメモリアドレスにDバス5―2上のデー
タの書込みを指示するコマンドを作成し、これを
Cバス5―3上に送出する。これによりCPU1
はIOP3から依頼された書込み処理を実行する。
された原メモリアドレスを主記憶内スアドレスに
変換し、これをAバス5―1上に送出するととも
に、制御部102は、Aバス5―1で指示される
MM2のメモリアドレスにDバス5―2上のデー
タの書込みを指示するコマンドを作成し、これを
Cバス5―3上に送出する。これによりCPU1
はIOP3から依頼された書込み処理を実行する。
さて、チヤンネルプログラムの処理が進み、
IOP3の入出力制御部311がMM2の特定の領
域から特定の入出力装置4―Kに対して連続して
データを出力転送するコマンドを解読すると以下
のように処理される。
IOP3の入出力制御部311がMM2の特定の領
域から特定の入出力装置4―Kに対して連続して
データを出力転送するコマンドを解読すると以下
のように処理される。
入出力制御部311はこのコマンドを解読する
と、このコマンドに含まれるMM2からの転送デ
ータ格納開始アドレス(Asとする)と転送デー
タ長(Lとする)とを内部のレジスタにそれぞれ
セーブし、次に、この格納開始アドレスAsを、
前述のようにCPU1に依頼して、これを主記憶
内アドレスAs′に変換し、この変換された開始ア
ドレスAs′をデータバツフアアドレスレジスタ3
06に設定する。それとともにこのコマンドの転
送データ長Lをデータ転送カウントレジスタ30
4に設定する。そして指定された入出力装置4―
Kに接続される入出力ポート部3―Kに対し書込
み転送の起動を通報する。
と、このコマンドに含まれるMM2からの転送デ
ータ格納開始アドレス(Asとする)と転送デー
タ長(Lとする)とを内部のレジスタにそれぞれ
セーブし、次に、この格納開始アドレスAsを、
前述のようにCPU1に依頼して、これを主記憶
内アドレスAs′に変換し、この変換された開始ア
ドレスAs′をデータバツフアアドレスレジスタ3
06に設定する。それとともにこのコマンドの転
送データ長Lをデータ転送カウントレジスタ30
4に設定する。そして指定された入出力装置4―
Kに接続される入出力ポート部3―Kに対し書込
み転送の起動を通報する。
この結果、入出力ポート部制御部314は
CMD303およびCバス5―3を介してMM2
に読出しを指令する。かくして、データバツフア
アドレスレジスタ306の内容(変換されたMM
2の転送データ格納開始アドレスAs′)で指定さ
れるMM2のアドレスからデータがDバス5―2
に読出され、これはRB301を介して入出力ポ
ート部3―Kの入出力ポート部データバツフア3
15に転送格納される。
CMD303およびCバス5―3を介してMM2
に読出しを指令する。かくして、データバツフア
アドレスレジスタ306の内容(変換されたMM
2の転送データ格納開始アドレスAs′)で指定さ
れるMM2のアドレスからデータがDバス5―2
に読出され、これはRB301を介して入出力ポ
ート部3―Kの入出力ポート部データバツフア3
15に転送格納される。
こうして一つのデータ転送要求の処理がすむ
と、アドレスレジスタ306の内容はアドレス計
数部307により転送データバイト数だけ加算さ
れ、MM2の次のアドレスを指示するように更新
され、また、カウントレジスタ304の内容はカ
ウント計数部305により、このデータ転送で転
送されたデータバイト数をカウントするため転送
バイト数だけ減算するように更新される。
と、アドレスレジスタ306の内容はアドレス計
数部307により転送データバイト数だけ加算さ
れ、MM2の次のアドレスを指示するように更新
され、また、カウントレジスタ304の内容はカ
ウント計数部305により、このデータ転送で転
送されたデータバイト数をカウントするため転送
バイト数だけ減算するように更新される。
次に、制御部314は再びCMD303を介し
て読出しコマンドを送出し、次のデータの出力転
送を行なう。
て読出しコマンドを送出し、次のデータの出力転
送を行なう。
以上の動作を繰返すことにより、MM2の指定
された転送データ格納開始アドレスから、つぎつ
ぎのアドレスについてデータ転送が行なわれ、指
定された個数(転送データ長L)のデータタの転
送終了がカウント計数部305で検出されるまで
継続される。
された転送データ格納開始アドレスから、つぎつ
ぎのアドレスについてデータ転送が行なわれ、指
定された個数(転送データ長L)のデータタの転
送終了がカウント計数部305で検出されるまで
継続される。
さて、上述のデータ転送が行なわれているとき
に、アドレス計数部307がモジユール越キヤリ
ーを発生したとする。
に、アドレス計数部307がモジユール越キヤリ
ーを発生したとする。
すなわち、本実施例の場合、各メモリモジユー
ルは前述のように0〜1FFFFのモジユール内ア
ドレスを有するので、アドレス計数部307の第
17桁目から第18桁目へのキヤリーがモジユール越
キヤリーとなる。
ルは前述のように0〜1FFFFのモジユール内ア
ドレスを有するので、アドレス計数部307の第
17桁目から第18桁目へのキヤリーがモジユール越
キヤリーとなる。
このモジユール越キヤリーの発生は、アドレス
計数部307で検出され、ライン3070を介し
て直ちに入出力ポート部制御部314に通報され
る。
計数部307で検出され、ライン3070を介し
て直ちに入出力ポート部制御部314に通報され
る。
制御部314はこの通報を受けると、直ちにそ
れまで続けていたデータ転送を中断し、入出力制
御部311に対してモジユール越えが発生したこ
とを通報する。
れまで続けていたデータ転送を中断し、入出力制
御部311に対してモジユール越えが発生したこ
とを通報する。
これを受けると制御部311は、さきに内部の
レジスタにセーブしてある転送データ長Lから、
データ転送カウントレジスタ304の現在の内容
(これをLXとする)を減算し、L―LXによつて
今までに転送したデータ長を求め、これを、内部
のレジスタにセーブしてある転送データ格納開始
アドレスAsに加えることにより、次に転送すべ
き、モジユール越えを起したメモリアドレスにあ
るデータの原メモリアドレス(As+L―LX)を
求める。そしてこの原メモリアドレスをアドレス
レジスタ312およびアドレス線6を介して
CPU1に供給し、また原メモリアドレスから主
記憶内アドレスへの変換を依頼するコマンドを生
成し、これをコマンドレジスタ313およびコマ
ンド線7を介してCPU1の制御部102に供給
し、この原メモリアドレス(As+L―LX)の主
記憶内アドレスへの変換をCPU1に依頼する。
レジスタにセーブしてある転送データ長Lから、
データ転送カウントレジスタ304の現在の内容
(これをLXとする)を減算し、L―LXによつて
今までに転送したデータ長を求め、これを、内部
のレジスタにセーブしてある転送データ格納開始
アドレスAsに加えることにより、次に転送すべ
き、モジユール越えを起したメモリアドレスにあ
るデータの原メモリアドレス(As+L―LX)を
求める。そしてこの原メモリアドレスをアドレス
レジスタ312およびアドレス線6を介して
CPU1に供給し、また原メモリアドレスから主
記憶内アドレスへの変換を依頼するコマンドを生
成し、これをコマンドレジスタ313およびコマ
ンド線7を介してCPU1の制御部102に供給
し、この原メモリアドレス(As+L―LX)の主
記憶内アドレスへの変換をCPU1に依頼する。
かくして再構成メモリ1010により変換され
た次の転送すべきデータのメモリアドレスは、前
述のようにAバス5―1および変換用アドレスレ
ジスタ310を介して入出力制御部311に読込
まれる。
た次の転送すべきデータのメモリアドレスは、前
述のようにAバス5―1および変換用アドレスレ
ジスタ310を介して入出力制御部311に読込
まれる。
制御部311は、こうして変換された主記憶内
アドレスを新たにデータバツフアアドレスレジス
タ306に転送格納してこの内容を更新した後、
入出力ポート部制御部314に対しデータ転送の
再開を指令する。
アドレスを新たにデータバツフアアドレスレジス
タ306に転送格納してこの内容を更新した後、
入出力ポート部制御部314に対しデータ転送の
再開を指令する。
この結果、制御部314は、前述と同様に、
CMD303およびCバス5―3を介してMM2
に読出しを指令し、かくして、新らしく設定され
たデータバツフアアドレスレジスタ306の内容
(主記憶再構成回路101で更新された主記憶内
アドレス)で指定されるMM2のアドレスからデ
ータがDバス5―2に読出され、RB301を介
して入出力ポート部3―Kのデータバツフア31
5に転送格納される。こうして前述と同様なデー
タ転送が再開され、カウント計数部305で転送
終了が検出されるまで継続される。
CMD303およびCバス5―3を介してMM2
に読出しを指令し、かくして、新らしく設定され
たデータバツフアアドレスレジスタ306の内容
(主記憶再構成回路101で更新された主記憶内
アドレス)で指定されるMM2のアドレスからデ
ータがDバス5―2に読出され、RB301を介
して入出力ポート部3―Kのデータバツフア31
5に転送格納される。こうして前述と同様なデー
タ転送が再開され、カウント計数部305で転送
終了が検出されるまで継続される。
一方、入出力ポート部データバツフア315に
格納された転送データは、制御部314の制御に
より入出力装置4―Kからの出力要求に応じて順
番に出力され、かくしてMM2から入出力装置4
―Kに対するデータ出力は処理される。
格納された転送データは、制御部314の制御に
より入出力装置4―Kからの出力要求に応じて順
番に出力され、かくしてMM2から入出力装置4
―Kに対するデータ出力は処理される。
入出力装置4―KからMM2に対するデータ入
力の場合もほぼ同様に処理される。
力の場合もほぼ同様に処理される。
このように、MM2の相続く領域から特定の入
出力装置に対するデータ転送の場合のMM2に対
するアドレス指定は、一般にはCPU1を介さず
に、レジスタ306から直接にAバス5―1を介
してなされ、またMM2に対するコマンドの送出
もCPUを介さずにCMD303から直接Cバス5
―3を介してなされる。
出力装置に対するデータ転送の場合のMM2に対
するアドレス指定は、一般にはCPU1を介さず
に、レジスタ306から直接にAバス5―1を介
してなされ、またMM2に対するコマンドの送出
もCPUを介さずにCMD303から直接Cバス5
―3を介してなされる。
但し、上に説明したように、レジスタ306に
対する転送開始アドレスの設定は、CPU1に含
まれる主記憶再構成回路101を用いて決定し、
また転送途中で、レジスタ306の指定するMM
2のアドレスがモジユール越えを起した場合に
は、同様にCPU1に含まれる主記憶再構成回路
101を用い、前述のようにして新らしいモジユ
ールにおけるデータの主記憶内アドレスを決定
し、これを新らしくレジスタ306に設定して以
後のデータ転送を継続する。
対する転送開始アドレスの設定は、CPU1に含
まれる主記憶再構成回路101を用いて決定し、
また転送途中で、レジスタ306の指定するMM
2のアドレスがモジユール越えを起した場合に
は、同様にCPU1に含まれる主記憶再構成回路
101を用い、前述のようにして新らしいモジユ
ールにおけるデータの主記憶内アドレスを決定
し、これを新らしくレジスタ306に設定して以
後のデータ転送を継続する。
以上のように、本実施例は主記憶再構成に必要
なアドレスの変換回路(主記憶再構成回路10
1)をCPU1中に唯一に設け、IOP3は必要な場
合のみCPU1に依頼してこれらを使用するよう
にし、これによりハードウエア量の増加が少な
く、且つ、簡明で高効率の構成を実現している。
なアドレスの変換回路(主記憶再構成回路10
1)をCPU1中に唯一に設け、IOP3は必要な場
合のみCPU1に依頼してこれらを使用するよう
にし、これによりハードウエア量の増加が少な
く、且つ、簡明で高効率の構成を実現している。
とくに、本実施例においてはMM2の連続した
領域のデータ転送を行なう場合に、転送開始アド
レスと、モジユール越えを起した場合のアドレス
だけをCPU1に依頼して再構成メモリ用アドレ
スに変換するという構成をとることにより変換に
対する負荷を軽減し、よりデータ転送の効率を高
めている。
領域のデータ転送を行なう場合に、転送開始アド
レスと、モジユール越えを起した場合のアドレス
だけをCPU1に依頼して再構成メモリ用アドレ
スに変換するという構成をとることにより変換に
対する負荷を軽減し、よりデータ転送の効率を高
めている。
なお、上述の説明において、MM2の連続した
領域に対するデータの転送は、メモリアドレスの
小さい方から大きい方に向つてなされるように説
明したが、場合によつては逆方向にも行なわれ
る。この場合には、アドレス計数部307は、デ
ータ転送ごとにデータバツフアアドレスレジスタ
306の値を転送データバイト数だけ減するよう
に動作し、またモジユール越えを起した場合の原
メモリアドレスは〔As―(L―Lx)〕により計
算される。
領域に対するデータの転送は、メモリアドレスの
小さい方から大きい方に向つてなされるように説
明したが、場合によつては逆方向にも行なわれ
る。この場合には、アドレス計数部307は、デ
ータ転送ごとにデータバツフアアドレスレジスタ
306の値を転送データバイト数だけ減するよう
に動作し、またモジユール越えを起した場合の原
メモリアドレスは〔As―(L―Lx)〕により計
算される。
また、第4図に示すようにCPU1の中に論理
アドレスを実アドレスに変換するアドレス変換回
路(TLB)103およびこのアドレス変換回路
(TLB)103の使用/不使用を制御する選択回
路104を前述の主記憶再構成回路101とタン
デムに接続されるように構成してもよい。これに
より論理アドレスから実アドレスへの変換も、
CPU1中だけで行ない、例えば「チヤンネル
DAT方式」においてIOP3が論理アドレスを用
いてデータ処理を行なう必要がある場合には、前
述の主記憶内アドレスを求めたのと全く同様にし
てCPU1に依頼して論理アドレスを直接MM2に
アクセスできる実アドレスに変換し、または論理
アドレスを用いて直接MM2にアクセスするよう
にすることもできる。
アドレスを実アドレスに変換するアドレス変換回
路(TLB)103およびこのアドレス変換回路
(TLB)103の使用/不使用を制御する選択回
路104を前述の主記憶再構成回路101とタン
デムに接続されるように構成してもよい。これに
より論理アドレスから実アドレスへの変換も、
CPU1中だけで行ない、例えば「チヤンネル
DAT方式」においてIOP3が論理アドレスを用
いてデータ処理を行なう必要がある場合には、前
述の主記憶内アドレスを求めたのと全く同様にし
てCPU1に依頼して論理アドレスを直接MM2に
アクセスできる実アドレスに変換し、または論理
アドレスを用いて直接MM2にアクセスするよう
にすることもできる。
また、本実施例においてはMM2の容量を1MB
とし、これがそれぞれ128KBの8個のメモリモジ
ユールより構成されるとしたが、これは一例であ
り本発明はこれに限定されるものではない。
とし、これがそれぞれ128KBの8個のメモリモジ
ユールより構成されるとしたが、これは一例であ
り本発明はこれに限定されるものではない。
以上に述べたように本発明を用いると、ハード
ウエア量の増加を抑え、高速主記憶アクセスを許
す、主記憶再構成可能なデータ処理装置を実現で
きる。
ウエア量の増加を抑え、高速主記憶アクセスを許
す、主記憶再構成可能なデータ処理装置を実現で
きる。
これによりデータ処理装置の性能向上を達成で
きる。
きる。
第1図は本発明の一実施例を示すブロツク図、
第2図は前記実施例の一部の詳細を示すブロツク
図、第3図は上記実施例に使用する主記憶再構成
回路の動作を説明するための図および第4図は他
の実施例を説明するための図である。 図において、1…中央処理装置(CPU)、2…
主記憶装置(MM)、3…入出力制御装置
(IOP)、3―1〜3―N…入出力ポート部、4―
1〜4N…入出力装置、5…バス、5―1…アド
レスバス(Aバス)、5―2…データバス(Dバ
ス)、5―3…コントロールバス(Cバス)、6…
アドレス線、7…コマンド線、101…主記憶再
構成回路、102…主記憶アクセス制御部、10
3…アドレス変換回路(TLB)、104…選択回
路、301,308…リードバツフア(RB)、3
02,303…ライトバツフア(WB)、303
…コマンドバツフア(CMD)、304…データ転
送カウントレジスタ、305…カウント計数部、
306…データバツフアアドレスレジスタ、30
7…アドレス計数部、310…変換アドレス用レ
ジスタ、311…入出力制御部、312…アドレ
スレジスタ、313…コマンドレジスタ、314
…入出力ポート部制御部、315…入出力ポート
部データバツフア、1010…再構成メモリ、1
011…主記憶アクセスアドレス入力レジスタ、
1012…主記憶アクセスアドレス出力レジス
タ。
第2図は前記実施例の一部の詳細を示すブロツク
図、第3図は上記実施例に使用する主記憶再構成
回路の動作を説明するための図および第4図は他
の実施例を説明するための図である。 図において、1…中央処理装置(CPU)、2…
主記憶装置(MM)、3…入出力制御装置
(IOP)、3―1〜3―N…入出力ポート部、4―
1〜4N…入出力装置、5…バス、5―1…アド
レスバス(Aバス)、5―2…データバス(Dバ
ス)、5―3…コントロールバス(Cバス)、6…
アドレス線、7…コマンド線、101…主記憶再
構成回路、102…主記憶アクセス制御部、10
3…アドレス変換回路(TLB)、104…選択回
路、301,308…リードバツフア(RB)、3
02,303…ライトバツフア(WB)、303
…コマンドバツフア(CMD)、304…データ転
送カウントレジスタ、305…カウント計数部、
306…データバツフアアドレスレジスタ、30
7…アドレス計数部、310…変換アドレス用レ
ジスタ、311…入出力制御部、312…アドレ
スレジスタ、313…コマンドレジスタ、314
…入出力ポート部制御部、315…入出力ポート
部データバツフア、1010…再構成メモリ、1
011…主記憶アクセスアドレス入力レジスタ、
1012…主記憶アクセスアドレス出力レジス
タ。
Claims (1)
- 【特許請求の範囲】 1 アドレスバスとデータバスとコマンドバスと
に接続された主記憶装置と中央処理装置と入出力
制御装置と前記入出力制御装置に接続された入出
力装置とから構成され前記主記憶装置は特定のモ
ジユールサイズを持つ複数のメモリモジユールか
ら構成され前記入出力制御装置は前記中央処理装
置からの実行開始指示により前記主記憶装置内に
存在するチヤネルプログラムを実行する手段を有
するデータ処理装置において、 前記入出力制御装置は前記入出力装置と前記主
記憶装置との間のデータ転送以外の前記主記憶装
置に対するアクセス処理を前記バス以外に前記入
出力制御装置から前記中央処理装置へ接続された
アドレス線とコマンド線とを使用して前記中央処
理装置に依頼する手段を有し、前記中央処理装置
は与えられたメモリアドレスを前記主記憶装置へ
アクセスするための主記憶内アドレスに変換する
主記憶再構成手段と前記依頼に応じ前記変換アド
レスを前記アドレスバスを使用して前記入出力制
御装置へ通知する手段を有し、さらに前記入出力
制御装置は前記変換後のアドレス情報を受取る手
段を有し前記受取つたアドレス情報を使用して前
記入出力装置と前記主記憶装置との間のデータ転
送を実行し各データの転送に応答して前記アドレ
ス情報を更新しこの更新値が前記主記憶装置を構
成しているメモリモジユール間の境界を越えたか
否かを検出する手段を有し、前記モジユール越え
を検出したときにこの検出に応答して前記データ
転送を中断し前記中央処理装置に依頼して前記主
記憶再構成手段を用いて新しいメモリモジユール
に対する主記憶内アドレスを求めこれにより前記
データ転送を再開継続するようにしたことを特徴
とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58101173A JPS59226926A (ja) | 1983-06-07 | 1983-06-07 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58101173A JPS59226926A (ja) | 1983-06-07 | 1983-06-07 | デ−タ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59226926A JPS59226926A (ja) | 1984-12-20 |
JPS6253863B2 true JPS6253863B2 (ja) | 1987-11-12 |
Family
ID=14293612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58101173A Granted JPS59226926A (ja) | 1983-06-07 | 1983-06-07 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59226926A (ja) |
-
1983
- 1983-06-07 JP JP58101173A patent/JPS59226926A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS59226926A (ja) | 1984-12-20 |
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