JPS6253863B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置、とくに主記憶装置
と、中央処理装置と、入出力制御装置と、前記入
出力制御装置に接続された入出力装置とから構成
されるデータ処理装置に関する。

一般に、データ処理装置においては、主記憶装
置を複数のモジユールに分割し、システム立上げ
時に各モジユール単位に、使用の可否を診断し、
その診断結果使用不可モジユールが存在する場合
には、この不良モジユールを切離すという手法が
一般に用いられている。

このため、使用不可モジユールが存在する場
合、主記憶の使用可能領域は不連続なアドレスを
持つようになつてしまい、プログラム実行上不都
合な面が多い。

そこで、このような場合に、主記憶の不連続領
域に連続したアドレスを割付けるための手法が必
要となる。これが主記憶メモリアドレス再構成手
段で一般に専用のハードウエアを用いて構成され
る。

さて、最初に述べたようなデータ処理装置にお
いては、この主記憶メモリアドレス再構成手段の
ハードウエアの種々の設置方法が考えられる。

その第１は、主記憶装置内に設けることである
が、この場合には、主記憶要求元は、主記憶から
の受付許可信号を確認した後原アドレスをアドレ
スバス上に送出し主記憶装置内の再構成手段によ
りアドレス変換を行なうため、遅延時間等の問題
がおこり高速主記憶アクセスの実現が困難にな
る。

その第２としては、主記憶装置にアクセスする
必要を有する入出力制御装置と中央処理装置との
両方に別々に再構成手段を設けることであるが、
こうすると、再構成手段が複数個所に存在するこ
とになり、ハードウエア量が増加し、制御が複雑
になる等の欠点がある。

本発明の目的は、上述の欠点を除去し、ハード
ウエア量の増加を抑え、しかも高速主記憶アクセ
スを許すデータ処理装置を提供するにある。

本発明の装置は、アドレスバスとデータバスと
コマンドバスとに接続された主記憶装置と中央処
理装置と入出力制御装置と前記入出力制御装置に
接続された入出力装置とから構成され前記主記憶
装置は特定のモジユールサイズを持つ複数のメモ
リモジユールから構成され前記入出力制御装置は
前記中央処理装置からの実行開始指示により前記
主記憶装置内に存在するチヤネルプログラムを実
行する手段を有するデータ処理装置であつて、前
記入出力制御装置は前記入出力装置と前記主記憶
装置との間のデータ転送以外の前記主記憶装置に
対するアクセス処理を前記バス以外に前記入出力
制御装置から前記中央処理装置へ接続されたアド
レス線とコマンド線とを使用して前記中央処理装
置に依頼する手段を有し、前記中央処理装置は与
えられたメモリアドレスを前記主記憶装置へアク
セスするための主記憶内アドレスに変換する主記
憶再構成手段と前記依頼に応じ前記変換アドレス
を前記アドレスバスを使用して前記入出力制御装
置へ通知する手段を有し、さらに前記入出力制御
装置は前記変換後のアドレス情報を受取る手段を
有し前記受取つたアドレス情報を使用して前記入
出力装置と前記主記憶装置との間のデータ転送を
実行し各データの転送に応答して前記アドレス情
報を更新しこの更新値が前記主記憶装置を構成し
ているメモリモジユール間の境界を越えたか否か
を検出する手段を有し、前記モジユール越えを検
出したときにこの検出に応答して前記データ転送
を中断し前記中央処理装置に依頼して前記主記憶
再構成手段を用いて新しいメモリモジユールに対
する主記憶内アドレスを求めこれにより前記デー
タ転送を再開継続する。

次に図面を参照して本発明を詳細に説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。

本実施例は、中央処理装置１（以後CPU１）、
主記憶装置２（以後MM２）、入出力制御装置３
（以後IOP３）、複数の入出力装置４―１，……４
―Ｋ，４―Ｎ、バス５、アドレス線６およびコマ
ンド線７を含むデータ処理装置である。

第２図は、本実施例のIOP３、CPU１およびバ
ス５のさらに詳細に示すブロツク図である。

第２図を参照すると、本実施例のIOP３は、リ
ードバツフア３０１，３０８（以後RB３０１、
RB３０８）、ライトバツフア３０２，３０９（以
後WB３０２、WB３０９）、コマンドバツフア３
０３（以後CMD３０３）、データ転送カウントレ
ジスタ３０４、カウント計数部３０５、データバ
ツフアアドレスレジスタ３０６、アドレス計数部
３０７、変換アドレス用レジスタ３１０、入出力
制御部３１１、アドレスレジスタ３１２およびコ
マンドレジスタ３１３を含む。

第１図に示すように、IOP３は入出力装置４―
１〜４―Ｎ対応に複数の入出力ポート部３―１〜
３―Ｎを有しているが、この各入出力ポート部に
は、第２図に示すように、入出力ポート部制御部
３１４、入出力ポート部データバツフア３１５を
含んでいる。

さらに、第２図に示すようにCPU１は内部に
主記憶再構成回路１０１、主記憶アクセス制御部
１０２を含み、また、前記バス５は、アドレスバ
ス５―１（以後Ａバス５―１）、データバス５―
２（以後Ｄバス５―２）およびコントロールバス
５―３（以後Ｃバス５―３）で構成されている。
そして、IOP３とCPU１との間には、このバス５
のほかにアドレス線６とコマンド線７とが設けら
れている。

さて、本実施例のCPU１は主記憶再構成回路
１０１を含むが、これは以下の如き機能を有する
回路である。

第３図は、主記憶再構成回路１０１の動作を説
明するための図である。

一例として、MM２（主記憶装置２）のメモリ
サイズを1MB（メガバイト）とし、これが各々
128KB（キロバイト）のモジユールサイズを有す
る＃０から＃７までの８個のモジユールで構成さ
れているとする。こうすると、＃０から＃７まで
の各モジユールのアドレスは第３図に示すよう
に、＃０のモジユールはアドレス０からアドレス
1FFFFまで、＃１のモジユールはアドレス20000
からアドレス3FFFFまで、＃２のモジユールは
アドレス40000からのアドレス5FFFFまで、…
…、＃７のモジユールはアドレスE0000からアド
レスFFFFFまでとなる。

さて、再構成回路１０１は、再構成メモリ１０
１０、主記憶アクセスアドレス入力レジスタ１０
１１および主記憶アクセスアドレス出力レジスタ
１０１２を含んでいる。

この中の再構成メモリ１０１０は、メモリモジ
ユールの数の８個に対応して、３ビツトで指定で
きる０から７までの８個のメモリアドレスを有
し、各メモリアドレスは３ビツトのデータを格納
できる容量を有している。

システムの立ち上げ時において、診断マイクロ
プログラムがMM２を進断した結果、例えばモジ
ユール＃２とモジユール＃４とに故障があつたと
すると、この再構成メモリ１０１０には、これら
の故障があつたモジユール番号を除いた各モジユ
ール番号が、メモリアドレスの若い方から順番
に、０、１、３、５、６、７というようにマイク
ロプログラムにより書き込まれる。

一方、前記入力レジスタ１０１１は、主記憶サ
イズ1MBを指定するための20ビツトのビツト幅
を有し、この中の上位３ビツトは、＃０から＃７
までの前述のモジユール番号を指定する部分であ
るが、この再構成回路１０１においては、この部
分は前記再構成メモリ１０１０のメモリアドレス
を指定するための３ビツトとして使用され、かく
して再構成メモリ１０１０から読み出される３ビ
ツトの内容が出力レジスタ１０１２の上位３ビツ
トとして用いられる。

また、入力レジスタ１０１１の20ビツト中残り
の下位17ビツトは、各モジユール内のアドレスを
指定する部分であり、回路１０１においては、こ
の部分はそのまま出力レジスタ１０１２の対応す
る下位17ビツトとして用いられる。

前述のように、＃２および＃４のモジユールが
故障により除かれた状態では、MM２の実際に使
用可能なアドレスは、０〜3FFFF、60000〜
7FFFF、A0000〜FFFFFという不連続なアドレ
スとなつてしまうが、再構成回路１０１の出力レ
ジスタ１０１２の出力を用いてMM２のメモリア
ドレスを指定するようにすると、上述のような再
構成回路１０１の構成により、この不連続なメモ
リアドレスは入力レジスタ１０１１側においては
０〜BFFFFの間の（モジユール＃０からのモジ
ユール＃５の間の）連続したメモリアドレスで指
定できることになる。

例えば、入力レジスタ１０１１側で＃２モジユ
ールを指定すると実際のMM２においては＃３の
モジユールが指定され、また例えば入力レジスタ
１０１１側で＃５のモジユールを指定すると実際
のMM２においては＃７のモジユールが指定され
る。

このように、主記憶再構成回路１０１を介して
MM２のメモリアドレスを指定するようにする
と、MM２の中から任意のメモリモジユールを除
いた残りのメモリモジユールを、全体のメモリ容
量がこの除かれたメモリモジユール分だけ容量が
少なく、かつ連続したメモリアドレスを有するよ
うに再構成されたメモリとして取扱うことができ
るようになる。

本実施例においては上述のような機能を有する
主記憶再構成回路１０１がCPU１の中に設けら
れており、MM２へのアクセスは原メモリアドレ
ス（再構成メモリ１０１０による変換前の実メモ
リアドレス）をこの回路１０１により主記憶内ア
ドレスに変換してから行なうようになつている。

なお、第３図の主記憶アクセスアドレス出力レ
ジスタ１０１２は説明を容易にするために示した
もので、実際の回路においては必らずしも必要で
なく、入力レジスタ１０１１の下位17ビツトの出
力と、再構成メモリ１０１０から読出された３ビ
ツトの出力を上位３ビツトとした合計20ビツトの
出力を主記憶内アドレスとし、これを直接MM２
のアドレスを指定する出力としてもよい。

さて、次に本実施例の動作について説明する。

本実施例が、MM２とある特定の入出力装置４
―Ｋとの間のデータ転送を行なうための処理は下
記の通りである。

CPU１は、まずチヤンネルプログラムを作
り、それをMM２の特定の領域に格納し、このチ
ヤンネルプログラムの開始番地を指示するポイン
タ情報をMM２の予め定めた特定の絶対アドレス
に格納する。そして専用の入出力命令指令線（図
示せず）を介し、IOP３の入出力制御装置３１１
に対して実行すべき入出力命令が待合せ中である
ことを通報する。

この通報を受けると、入出力制御部３１１は、
上述のチヤンネルプログラムを指示するポインタ
情報の格納されている絶対アドレスを、アドレス
レジスタ３１２およびアドレス線６を介して
CPU１に転送するとともに、MM２の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ３１３およびコマンド線７を介して
CPU１の主記憶アクセス制御部１０２に通報
し、これにより必要な情報のMM２からの読出し
をCPU１に依頼する。

この通報を受けると、CPU１の再構成回路１
０１は、アドレス線６を介して入力されたアドレ
スを前述のようにして再構成メモリ用アドレスに
変換し、これをＡバス５―１に出力するととも
に、Ａバス―５―１上のアドレスで指定される
MM２の内容の読出しを指示するコマンドをＣバ
ス５―３上に送出する。この結果、前記ポインタ
情報はMM２から読出され、Ｄバス５―２および
RB３０８を介して入出力制御部３１１に読込ま
れる。

さて、このポインタ情報は前述のようにチヤン
ネルプログラムの格納開始番地を指示する情報を
含んでいるが、入出力制御部３１１はこのように
して入力された情報を解析し、チヤンネルプログ
ラムの格納開始番地を取り出し、これをアドレス
レジスタ３１２およびアドレス線６を介して
CPU１に送出するとともに、MM２の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ３１３およびコマンド線７を介して
CPU１の主記憶アクセス制御部１０２に通報
し、これにより必要な次の情報のMM２からの読
出しをCPU１に依頼する。

この結果、上述と同様にして、CPU１の回路
１０１はアドレス線６を介して供給されるメモリ
アドレスを主記憶内アドレスに変換してアドレス
バス５―１に送出するとともに、CPU１の主記
憶アクセス制御部１０２はＡバス５―１上のアド
レスで指定されるMM２の内容の読出しを指示す
るコマンドをＣバス５―３上に送出する。

こうして、前記ポインタの指示するチヤンネル
プログラムのコマンドはMM２から読出され、Ｄ
バス５―２およびRB３０８を介して入出力制御
部３１１に読込まれる。

入出力制御部３１１はこのコマンドを解析し、
この解析結果に応じて処理を実行する。

もし、この処理の段階において、原メモリアド
レス（再構成メモリ１０１０による変換前の実ア
ドレス）を主記憶内アドレスに変換する必要が生
じた場合には、このメモリアドレスをアドレスレ
ジスタ３１２およびアドレス線６を介してCPU
１に供給し一方原メモリアドレスから主記憶内ア
ドレスへの変換を依頼するコマンドを生成し、こ
れをコマンドレジスタ３１３およびコマンド線７
を介してCPU１の制御部１０２に通報する。制
御部１０２はこの通報を受けると、アドレス線６
を介して供給された原メモリアドレスを主記憶再
構成回路１０１により主記憶内アドレスに変換
し、Ａバス５―１に送出する。

こうしてＡバス５―１に送出された主記憶内ア
ドレスは変換アドレス用レジスタ３１０を介して
入出力制御部３１１に読込まれ、以後の処理に利
用される。

IOP３の制御部３１１が原メモリアドレスを用
いてMM２の内容を直接読出す必要がある場合に
は、前述のように、その原メモリアドレスをアド
レスレジスタ３１２およびアドレス線６を介して
CPU１に供給するとともに、MM２の内容の読出
しを指示するコマンドを生成し、これをコマンド
レジスタ３１３およびコマンド線７を介して
CPU１の制御部１０２に供給し、MM２からの読
出しをCPU１に依頼する。この結果MM２からＤ
バス５―２に読出される内容をRB３０８を介し
て制御部３１１の内部に取り込む。

また、原メモリアドレスを用いてMM２の指定
されたアドレスにデータを直接書込む必要がある
場合には、この原メモリアドレスをアドレスレジ
スタ３１２およびアドレス線６を介してCPU１
に供給し、また書込むべきデータをWB３０９に
セツトし、それとともにMM２への書込みを指示
するコマンドを生成し、これをコマンドレジスタ
３１３およびコマンド線７を介してCPU１の制
御部１０２に供給し、MM２への書込みをCPU１
に依頼する。

これを受けると、CPU１の回路１０１は供給
された原メモリアドレスを主記憶内スアドレスに
変換し、これをＡバス５―１上に送出するととも
に、制御部１０２は、Ａバス５―１で指示される
MM２のメモリアドレスにＤバス５―２上のデー
タの書込みを指示するコマンドを作成し、これを
Ｃバス５―３上に送出する。これによりCPU１
はIOP３から依頼された書込み処理を実行する。

さて、チヤンネルプログラムの処理が進み、
IOP３の入出力制御部３１１がMM２の特定の領
域から特定の入出力装置４―Ｋに対して連続して
データを出力転送するコマンドを解読すると以下
のように処理される。

入出力制御部３１１はこのコマンドを解読する
と、このコマンドに含まれるMM２からの転送デ
ータ格納開始アドレス（Ａ_sとする）と転送デー
タ長（Ｌとする）とを内部のレジスタにそれぞれ
セーブし、次に、この格納開始アドレスＡ_sを、
前述のようにCPU１に依頼して、これを主記憶
内アドレスＡ_s′に変換し、この変換された開始ア
ドレスＡ_s′をデータバツフアアドレスレジスタ３
０６に設定する。それとともにこのコマンドの転
送データ長Ｌをデータ転送カウントレジスタ３０
４に設定する。そして指定された入出力装置４―
Ｋに接続される入出力ポート部３―Ｋに対し書込
み転送の起動を通報する。

この結果、入出力ポート部制御部３１４は
CMD３０３およびＣバス５―３を介してMM２
に読出しを指令する。かくして、データバツフア
アドレスレジスタ３０６の内容（変換されたMM
２の転送データ格納開始アドレスＡ_s′）で指定さ
れるMM２のアドレスからデータがＤバス５―２
に読出され、これはRB３０１を介して入出力ポ
ート部３―Ｋの入出力ポート部データバツフア３
１５に転送格納される。

こうして一つのデータ転送要求の処理がすむ
と、アドレスレジスタ３０６の内容はアドレス計
数部３０７により転送データバイト数だけ加算さ
れ、MM２の次のアドレスを指示するように更新
され、また、カウントレジスタ３０４の内容はカ
ウント計数部３０５により、このデータ転送で転
送されたデータバイト数をカウントするため転送
バイト数だけ減算するように更新される。

次に、制御部３１４は再びCMD３０３を介し
て読出しコマンドを送出し、次のデータの出力転
送を行なう。

以上の動作を繰返すことにより、MM２の指定
された転送データ格納開始アドレスから、つぎつ
ぎのアドレスについてデータ転送が行なわれ、指
定された個数（転送データ長Ｌ）のデータタの転
送終了がカウント計数部３０５で検出されるまで
継続される。

さて、上述のデータ転送が行なわれているとき
に、アドレス計数部３０７がモジユール越キヤリ
ーを発生したとする。

すなわち、本実施例の場合、各メモリモジユー
ルは前述のように０〜1FFFFのモジユール内ア
ドレスを有するので、アドレス計数部３０７の第
17桁目から第18桁目へのキヤリーがモジユール越
キヤリーとなる。

このモジユール越キヤリーの発生は、アドレス
計数部３０７で検出され、ライン３０７０を介し
て直ちに入出力ポート部制御部３１４に通報され
る。

制御部３１４はこの通報を受けると、直ちにそ
れまで続けていたデータ転送を中断し、入出力制
御部３１１に対してモジユール越えが発生したこ
とを通報する。

これを受けると制御部３１１は、さきに内部の
レジスタにセーブしてある転送データ長Ｌから、
データ転送カウントレジスタ３０４の現在の内容
（これをＬ_Xとする）を減算し、Ｌ―Ｌ_Xによつて
今までに転送したデータ長を求め、これを、内部
のレジスタにセーブしてある転送データ格納開始
アドレスＡ_sに加えることにより、次に転送すべ
き、モジユール越えを起したメモリアドレスにあ
るデータの原メモリアドレス（Ａ_s＋Ｌ―Ｌ_X）を
求める。そしてこの原メモリアドレスをアドレス
レジスタ３１２およびアドレス線６を介して
CPU１に供給し、また原メモリアドレスから主
記憶内アドレスへの変換を依頼するコマンドを生
成し、これをコマンドレジスタ３１３およびコマ
ンド線７を介してCPU１の制御部１０２に供給
し、この原メモリアドレス（Ａ_s＋Ｌ―Ｌ_X）の主
記憶内アドレスへの変換をCPU１に依頼する。

かくして再構成メモリ１０１０により変換され
た次の転送すべきデータのメモリアドレスは、前
述のようにＡバス５―１および変換用アドレスレ
ジスタ３１０を介して入出力制御部３１１に読込
まれる。

制御部３１１は、こうして変換された主記憶内
アドレスを新たにデータバツフアアドレスレジス
タ３０６に転送格納してこの内容を更新した後、
入出力ポート部制御部３１４に対しデータ転送の
再開を指令する。

この結果、制御部３１４は、前述と同様に、
CMD３０３およびＣバス５―３を介してMM２
に読出しを指令し、かくして、新らしく設定され
たデータバツフアアドレスレジスタ３０６の内容
（主記憶再構成回路１０１で更新された主記憶内
アドレス）で指定されるMM２のアドレスからデ
ータがＤバス５―２に読出され、RB３０１を介
して入出力ポート部３―Ｋのデータバツフア３１
５に転送格納される。こうして前述と同様なデー
タ転送が再開され、カウント計数部３０５で転送
終了が検出されるまで継続される。

一方、入出力ポート部データバツフア３１５に
格納された転送データは、制御部３１４の制御に
より入出力装置４―Ｋからの出力要求に応じて順
番に出力され、かくしてMM２から入出力装置４
―Ｋに対するデータ出力は処理される。

入出力装置４―ＫからMM２に対するデータ入
力の場合もほぼ同様に処理される。

このように、MM２の相続く領域から特定の入
出力装置に対するデータ転送の場合のMM２に対
するアドレス指定は、一般にはCPU１を介さず
に、レジスタ３０６から直接にＡバス５―１を介
してなされ、またMM２に対するコマンドの送出
もCPUを介さずにCMD３０３から直接Ｃバス５
―３を介してなされる。

但し、上に説明したように、レジスタ３０６に
対する転送開始アドレスの設定は、CPU１に含
まれる主記憶再構成回路１０１を用いて決定し、
また転送途中で、レジスタ３０６の指定するMM
２のアドレスがモジユール越えを起した場合に
は、同様にCPU１に含まれる主記憶再構成回路
１０１を用い、前述のようにして新らしいモジユ
ールにおけるデータの主記憶内アドレスを決定
し、これを新らしくレジスタ３０６に設定して以
後のデータ転送を継続する。

以上のように、本実施例は主記憶再構成に必要
なアドレスの変換回路（主記憶再構成回路１０
１）をCPU１中に唯一に設け、IOP３は必要な場
合のみCPU１に依頼してこれらを使用するよう
にし、これによりハードウエア量の増加が少な
く、且つ、簡明で高効率の構成を実現している。

とくに、本実施例においてはMM２の連続した
領域のデータ転送を行なう場合に、転送開始アド
レスと、モジユール越えを起した場合のアドレス
だけをCPU１に依頼して再構成メモリ用アドレ
スに変換するという構成をとることにより変換に
対する負荷を軽減し、よりデータ転送の効率を高
めている。

なお、上述の説明において、MM２の連続した
領域に対するデータの転送は、メモリアドレスの
小さい方から大きい方に向つてなされるように説
明したが、場合によつては逆方向にも行なわれ
る。この場合には、アドレス計数部３０７は、デ
ータ転送ごとにデータバツフアアドレスレジスタ
３０６の値を転送データバイト数だけ減するよう
に動作し、またモジユール越えを起した場合の原
メモリアドレスは〔Ａ_s―（Ｌ―Ｌ_x）〕により計
算される。

また、第４図に示すようにCPU１の中に論理
アドレスを実アドレスに変換するアドレス変換回
路（TLB）１０３およびこのアドレス変換回路
（TLB）１０３の使用／不使用を制御する選択回
路１０４を前述の主記憶再構成回路１０１とタン
デムに接続されるように構成してもよい。これに
より論理アドレスから実アドレスへの変換も、
CPU１中だけで行ない、例えば「チヤンネル
DAT方式」においてIOP３が論理アドレスを用
いてデータ処理を行なう必要がある場合には、前
述の主記憶内アドレスを求めたのと全く同様にし
てCPU１に依頼して論理アドレスを直接MM２に
アクセスできる実アドレスに変換し、または論理
アドレスを用いて直接MM２にアクセスするよう
にすることもできる。

また、本実施例においてはMM２の容量を1MB
とし、これがそれぞれ128KBの８個のメモリモジ
ユールより構成されるとしたが、これは一例であ
り本発明はこれに限定されるものではない。

以上に述べたように本発明を用いると、ハード
ウエア量の増加を抑え、高速主記憶アクセスを許
す、主記憶再構成可能なデータ処理装置を実現で
きる。

これによりデータ処理装置の性能向上を達成で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は前記実施例の一部の詳細を示すブロツク
図、第３図は上記実施例に使用する主記憶再構成
回路の動作を説明するための図および第４図は他
の実施例を説明するための図である。 図において、１…中央処理装置（CPU）、２…
主記憶装置（MM）、３…入出力制御装置
（IOP）、３―１〜３―Ｎ…入出力ポート部、４―
１〜４Ｎ…入出力装置、５…バス、５―１…アド
レスバス（Ａバス）、５―２…データバス（Ｄバ
ス）、５―３…コントロールバス（Ｃバス）、６…
アドレス線、７…コマンド線、１０１…主記憶再
構成回路、１０２…主記憶アクセス制御部、１０
３…アドレス変換回路（TLB）、１０４…選択回
路、３０１，３０８…リードバツフア（RB）、３
０２，３０３…ライトバツフア（WB）、３０３
…コマンドバツフア（CMD）、３０４…データ転
送カウントレジスタ、３０５…カウント計数部、
３０６…データバツフアアドレスレジスタ、３０
７…アドレス計数部、３１０…変換アドレス用レ
ジスタ、３１１…入出力制御部、３１２…アドレ
スレジスタ、３１３…コマンドレジスタ、３１４
…入出力ポート部制御部、３１５…入出力ポート
部データバツフア、１０１０…再構成メモリ、１
０１１…主記憶アクセスアドレス入力レジスタ、
１０１２…主記憶アクセスアドレス出力レジス
タ。

Claims (1)

1. 【特許請求の範囲】 １ アドレスバスとデータバスとコマンドバスと
   に接続された主記憶装置と中央処理装置と入出力
   制御装置と前記入出力制御装置に接続された入出
   力装置とから構成され前記主記憶装置は特定のモ
   ジユールサイズを持つ複数のメモリモジユールか
   ら構成され前記入出力制御装置は前記中央処理装
   置からの実行開始指示により前記主記憶装置内に
   存在するチヤネルプログラムを実行する手段を有
   するデータ処理装置において、 前記入出力制御装置は前記入出力装置と前記主
   記憶装置との間のデータ転送以外の前記主記憶装
   置に対するアクセス処理を前記バス以外に前記入
   出力制御装置から前記中央処理装置へ接続された
   アドレス線とコマンド線とを使用して前記中央処
   理装置に依頼する手段を有し、前記中央処理装置
   は与えられたメモリアドレスを前記主記憶装置へ
   アクセスするための主記憶内アドレスに変換する
   主記憶再構成手段と前記依頼に応じ前記変換アド
   レスを前記アドレスバスを使用して前記入出力制
   御装置へ通知する手段を有し、さらに前記入出力
   制御装置は前記変換後のアドレス情報を受取る手
   段を有し前記受取つたアドレス情報を使用して前
   記入出力装置と前記主記憶装置との間のデータ転
   送を実行し各データの転送に応答して前記アドレ
   ス情報を更新しこの更新値が前記主記憶装置を構
   成しているメモリモジユール間の境界を越えたか
   否かを検出する手段を有し、前記モジユール越え
   を検出したときにこの検出に応答して前記データ
   転送を中断し前記中央処理装置に依頼して前記主
   記憶再構成手段を用いて新しいメモリモジユール
   に対する主記憶内アドレスを求めこれにより前記
   データ転送を再開継続するようにしたことを特徴
   とするデータ処理装置。