JPH05225114A

JPH05225114A - Ｉｏ制御装置

Info

Publication number: JPH05225114A
Application number: JP5740592A
Authority: JP
Inventors: Junichi Goto; 淳一後藤
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1992-02-10
Filing date: 1992-02-10
Publication date: 1993-09-03

Abstract

(57)【要約】【目的】主記憶装置と入出力制御装置とのＤＭＡ期間
中でも、共有バスの使用が制限されることなく、ＩＯ制
御ＣＰＵに別のタスクを効率よく実行させ、また、ＤＭ
Ａも効率よく実行させること。【構成】ＩＯ制御ＣＰＵ１と、ＩＯ制御ＣＰＵ１の制
御プログラムの保存やプログラム実行時のメモリとして
使われるローカル・メモリ２とを結ぶ第１共有バス７を
設ける。また、入出力制御装置５₁〜５_nと、ホスト・
プロセッサの主記憶装置４とを結ぶ第２共有バス８を設
ける。両バス間には、バス制御装置６を設ける。そし
て、ＩＯ制御ＣＰＵ１が主記憶装置４や入出力制御装置
５₁〜５_nにアクセスする時は、上記第１共有バス７と
第２共有バス８との間を接続し、主記憶装置４と入出力
制御装置５₁〜５_nとの間でＤＭＡを行う時は、第１共
有バス７と第２共有バス８との間を分離する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＯ制御ＣＰＵ（中央
処理装置）がプログラムを実行するために用いる共有バ
スと、入出力制御装置がデータ転送に用いる共有バスと
の間の接続・分離を、バス制御装置により制御するよう
にした、ＩＯ制御装置に関するものである。

【０００２】

【従来の技術】現在、電子計算機システムのＩＯ制御に
おいては、入出力制御装置と主記憶装置との間のデータ
転送を、ＤＭＡ（ダイレクト・メモリー・アクセス）に
より行うことが常識となりつつある。

【０００３】図７は、従来のＩＯ制御装置の概要を示す
ブロック図である。図７において、１はＩＯ制御ＣＰ
Ｕ、２はローカル・メモリ、３はＤＭＡコントローラ、
４は主記憶装置、５₁〜５_nは入出力制御装置、２０は
共有バスである。

【０００４】ローカル・メモリ２は、ＩＯ制御ＣＰＵ１
の制御プログラムを保存し、また、ＩＯ制御ＣＰＵ１が
プログラムを実行する時のメモリとして使用される。Ｄ
ＭＡコントローラ３は、主記憶装置４と入出力制御装置
５₁〜５_nとの間のデータ転送を制御する。主記憶装置
４は、ホスト・プロセッサ（図示せず）が必要とするプ
ログラムやデータを格納する。入出力制御装置５₁〜５
_nは、プリンタ，磁気ディスク装置，キーボード等の入
出力装置の動作を制御する。

【０００５】このＩＯ制御装置においては、主記憶装置
４と入出力制御装置５₁〜５_nとの間のデータ転送は、
ＤＭＡコントローラ３が行う。したがって、ＤＭＡ期間
中、ＩＯ制御ＣＰＵ１は、各入出力制御装置５₁〜５_n
のエラーチェックやエラー処理等、別のタスクを実行す
ることができる。そして、それらのタスクは、ＩＯ制御
ＣＰＵ１が、ローカル・メモリ２から制御プログラムを
受け取りながら実行する。

【０００６】

【発明が解決しようとする課題】

（問題点）しかしながら、前記した従来の技術には、次
のような問題点があった。第１の問題点は、主記憶装置
４と入出力制御装置５₁〜５_nとのＤＭＡ期間中、共有
バス２０の使用が制限され、ＩＯ制御ＣＰＵ１は上記別
のタスクを効率よく実行することができないという点で
ある。第２の問題点は、ＤＭＡの処理速度も低下してし
まうという点である。

【０００７】（問題点の説明）まず第１の問題点につい
て説明する。共有バス２０をＩＯ制御ＣＰＵ１とＤＭＡ
コントローラ３が同時に使用することはできない。すな
わち、ＤＭＡコントローラ３によって、主記憶装置４と
入出力制御装置５₁〜５_nとの間でデータ転送を行って
いる時は、ＩＯ制御ＣＰＵ１は、共有バス２０を介し
て、ローカル・メモリ２よりプログラムを受け取ること
ができない。したがって、そのような時は、データ転送
が終了するのを待たなければならず、効率が悪い。

【０００８】次に第２の問題点について説明する。ＩＯ
制御ＣＰＵ１のタスクの内、エラー処理は、全てに優先
して実行されるのが普通である。そのため、ＤＭＡ期間
中であっても、いずれかの装置にエラーが発生した場合
は、ＤＭＡを一時中断して、エラー処理を行うことにな
る。その結果、ＤＭＡの処理速度が低下してしまうこと
になる。本発明は、以上のような問題点を解決すること
を課題とするものである。

【０００９】

【課題を解決するための手段】前記課題を解決するた
め、本発明のＩＯ制御装置では、ＩＯ制御ＣＰＵと、Ｉ
Ｏ制御ＣＰＵの制御プログラムの保存やプログラム実行
時のメモリとして使われるローカル・メモリと、上記Ｉ
Ｏ制御ＣＰＵとローカル・メモリとを結ぶ第１共有バス
と、入出力制御装置と、主記憶装置と、上記入出力制御
装置と主記憶装置とを結ぶ第２共有バスと、上記ＩＯ制
御ＣＰＵが上記第２共有バス上の入出力制御装置や主記
憶装置にアクセスする時は上記第１共有バスと第２共有
バスとの間を接続し、上記第２共有バス上の入出力制御
装置と主記憶装置との間でＤＭＡを行う時は、上記第１
共有バスと第２共有バスとの間を分離するバス制御装置
とを設けることとした。

【００１０】

【作用】第１共有バスと第２共有バスとを設け、バ
ス制御装置により、上記第１共有バス上のＩＯ制御ＣＰ
Ｕが第２共有バス上の入出力制御装置や主記憶装置にア
クセスする時は上記第１共有バスと第２共有バスとの間
を接続し、上記第２共有バス上の入出力制御装置と主記
憶装置との間でＤＭＡを行う時は、上記第１共有バスと
第２共有バスとの間を分離するようにした。その結果、
入出力制御装置とホスト・プロセッサの主記憶装置との
ＤＭＡ期間中でも、共有バスの使用が制限されることが
なく、ＩＯ制御ＣＰＵは別のタスクを効率よく実行する
ことができる。また、ＤＭＡコントローラもＩＯ制御Ｃ
ＰＵのプログラム実行と関係なくデータ転送ができるの
で、ＤＭＡの処理速度が低下するようなことがなく、Ｄ
ＭＡを効率よく実行できる。

【００１１】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。（第１実施例）図１は、本発明の第１実施例を示すブロ
ック図である。符号は、図７のものに対応し、６はバス
制御装置、６−１はバス接続装置、６−２はアドレス判
定装置、７は第１共有バス、８は第２共有バスである。

【００１２】この第１実施例は、ＩＯ制御ＣＰＵ１とし
て、メモリマップドＩＯ型のＣＰＵを採用した場合のも
のである。この型のＣＰＵは、１種類の信号線を持ち、
ローカル・メモリ２，主記憶装置４等のメモリをアクセ
スするための制御方法と全く同じ方法で入出力制御装置
５₁〜５_nにもアクセスできる。そして、ローカル・メ
モリ２，主記憶装置４及び入出力制御装置５₁〜５_nの
アドレスは、互いに異なる範囲に割り付けられている。

【００１３】バス制御装置６は、第１共有バス７上での
アクセス対象アドレスをアドレス判定装置６−２に取り
込み、それが主記憶装置４または入出力制御装置５₁〜
５_nのアドレス範囲であった場合は、バス接続装置６−
１に信号を出して、第１共有バス７と第２共有バス８と
を接続する。また、アクセス対象アドレスがローカル・
メモリ２のアドレス範囲であった場合は、アドレス判定
装置６−２は信号を出さず、バス接続装置６−１は第１
共有バス７と第２共有バス８とを分離した状態にする。

【００１４】なお、アドレス判定装置６−２において、
アドレス範囲を判定する手段としては、例えば、ローカ
ル・メモリ２のアドレスと、主記憶装置４，入出力制御
装置５₁〜５_nのアドレスを特定の閾値で２分するよう
に配置し、アクセス対象アドレスをこの閾値と比較する
ことで、どちらのアドレス範囲かを判定する。

【００１５】（第２実施例）ところで、ローカル・メモ
リ２のアドレス範囲と、主記憶装置４，入出力制御装置
５₁〜５_nのアドレス範囲とを、第１実施例のように単
純に切り分けしない方がよい場合がある。そのような場
合は、ローカル・メモリ２のアドレス範囲と、主記憶装
置４，入出力制御装置５₁〜５_nのアドレス範囲とが一
部重なることになる。したがって、第１実施例のように
アドレス判定装置６−２でアドレスをみるだけでは、ロ
ーカル・メモリ２へのアクセスなのか、入出力制御装置
５₁〜５_nへのアクセスなのかの自動判定はできなくな
る。そのような場合に有効な実施例として、次のような
ものが考えられる。

【００１６】図２は、本発明の第２実施例を示すブロッ
ク図である。符号は、図１のものに対応し、９はバス制
御装置、９−１はバス接続装置、９−２は対象判別フラ
グである。

【００１７】この実施例では、第１実施例におけるアド
レス判定装置６−２の代わりに、対象判別フラグ９−２
を設ける。この対象判別フラグ９−２のセットは、ＩＯ
制御ＣＰＵ１によって行われ、それによって、次のアク
セスがローカル・メモリ２へのものか、主記憶装置４あ
るいは入出力制御装置５₁〜５_nへのものかが示される
ことになる。そして、対象判別フラグ９−２が主記憶装
置４か入出力制御装置５₁〜５_nへのアクセスを示す状
態にセットされると、対象判別フラグ９−２から信号が
出力され、バス接続装置９−１により、第１共有バス７
と第２共有バス８とを接続する。また、対象判別フラグ
９−２がローカル・メモリ２へのアクセスを示す状態に
セットされると、バス接続装置９−１により、第１共有
バス７と第２共有バス８とを分離する。

【００１８】この実施例によれば、ＩＯ制御ＣＰＵ１と
してメモリマップドＩＯ型のＣＰＵを採用し、ローカル
・メモリ２と主記憶装置４，入出力制御装置５₁〜５_n
とでアドレス範囲を一部重複させた場合でも、ローカル
・メモリ２へのアクセスなのか、入出力制御装置５₁〜
５_nへのアクセスなのかを自動判定できる。

【００１９】（第３実施例）図３は、本発明の第３実施
例を示すブロック図である。符号は、図１のものに対応
し、１０はバス制御装置、１０−１はバス接続装置、１
０−２は対象判別フラグ、１０−３はリセット装置であ
る。

【００２０】この実施例は、ＩＯ制御ＣＰＵ１が、ほと
んどの時間第１共有バス７上で動作する点に着目し、第
２実施例にリセット装置１０−３を付加したものであ
る。リセット装置１０−３は、第２共有バス８へのアク
セスの終了を検知したら、対象判別フラグ１０−２を第
１共有バス７へのアクセスであることを示す状態にリセ
ットする。このようにすることにより、第１共有バス７
上のローカル・メモリ２へのアクセスの後に、第２共有
バス８へアクセスし、その後再びローカル・メモリ２へ
のアクセスをする場合、対象判別フラグ１０−２のセッ
ト回数を１回少なくすることができる。

【００２１】なお、上記第２共有バス８へのアクセス終
了を検知する手段については、通常、入出力制御装置
は、該装置へのアクセスが終了した時、アクセスが終了
したという信号を出す機能を持っている。したがって、
その信号によって、アクセスの終了を検知することがで
きる。

【００２２】（第４実施例）図４は、本発明の第４実施
例を示すブロック図である。符号は、図１のものに対応
し、３₁，３₂はＤＭＡコントローラ、１１はバス制御
装置、１１−１はバス接続装置、１１−２はアドレス判
定装置、１２は第１共有バス、１３，１５はＩＯアクセ
ス制御信号バス、１４は第２共有バスである。

【００２３】この第４実施例では、ＩＯ制御ＣＰＵ１と
して、第１〜３実施例のメモリマップドＩＯ型ＣＰＵと
は異なり、２種類の信号線を持ち、ローカル・メモリ２
や主記憶装置４のようなメモリへのアクセスと、入出力
制御装置５₁〜５_pへのアクセスが異なった制御信号で
行われるＣＰＵを採用したものである。このタイプのＣ
ＰＵは、ローカル・メモリ２や主記憶装置４等のメモリ
に対するアドレス範囲と、入出力制御装置に対するアド
レス範囲とが別々になっている。そして、第１共有バス
１２及び第２共有バス１４には、アクセス対象アドレ
ス，データ及びメモリに対する入出力制御信号が送出さ
れ、ＩＯアクセス制御信号バス１３，１５には、入出力
制御装置５₁〜５_p用の入出力制御信号が送出される。

【００２４】なお、入出力制御装置５_pをＩＯ制御ＣＰ
Ｕ１側に設けているが、それは、例えば、入出力装置と
してイメージスキャナを用いる場合を想定したものであ
る。そのように、イメージスキャナを用いた場合、イメ
ージスキャナで画像データを読み込んでからそれを一旦
ローカル・メモリ２に入れ、その後、データ圧縮しなが
ら他の装置に出力させることが多い。そのデータ圧縮
は、通常ＩＯ制御ＣＰＵで行う。したがって、データ転
送の効率を良くするため、イメージスキャナをＩＯ制御
ＣＰＵ１側に設ける。

【００２５】この実施例では、ローカル・メモリ２や主
記憶装置４等のメモリに対するアドレス範囲と、入出力
制御装置に対するアドレス範囲とが別々に設定されてい
るので、メモリへのアクセスか、入出力制御装置５₁〜
５_pへのアクセスかは、アクセス対象アドレスから判別
できる。そして、メモリへのアクセスの際、ローカル・
メモリ２へのアクセスか主記憶装置４へのアクセスか
は、両者の間でアドレスの重複がなければ、前記第１実
施例と同様に、アドレス判定装置１１−２によって、ア
クセス対象アドレスをみることにより判別できる。ま
た、両者の間でアドレスが一部重複している場合でも、
前記第２，第３実施例のいずれかの方法を採用すること
により判別できる。そしてまた、入出力制御装置５₁〜
５_pへのアクセスの際、入出力制御装置５_pへのアクセ
スか、入出力制御装置５₁〜５_nへのアクセスかは、通
常、入出力制御装置間では、アドレスの割り付けが重複
することはないので、アドレス判定装置１１−２によっ
て、アクセス対象アドレスをみることにより判別でき
る。

【００２６】そして、アクセス対象アドレスが主記憶装
置４または入出力制御装置５₁〜５_nのアドレス範囲で
あった場合は、アドレス判定装置１１−２は、バス接続
装置１１−１に信号を出して、第１共有バス１２と第２
共有バス１４との間及びＩＯアクセス制御信号バス１
３，１５間を接続する。また、アクセス対象アドレスが
ローカル・メモリ２や入出力制御装置５_pのアドレス範
囲であった場合は、アドレス判定装置１１−２は信号を
出さず、バス接続装置１１−１は第１共有バス１２と第
２共有バス１４との間及びＩＯアクセス制御信号バス１
３，１５間を分離した状態にする。

【００２７】（第５実施例）ところで、入出力制御装置
は、通常のものは、アクセス対象アドレスをみて自分が
アクセス対象となっているのかどうかを判断できるが、
機種によっては、別途指示がないと、自分がアクセス対
象となっているのかどうかを判断できないものがある。
したがって、入出力制御装置にそのような機種を採用し
た場合、アクセス対象アドレスから、どの入出力制御装
置がアクセス対象となっているのかを判別し、アクセス
対象となっている入出力制御装置にそのことを指示する
選択信号発生装置を別途付加する必要がある。次に示す
実施例は、アクセス対象アドレスからでは自分がアクセ
ス対象となっているのかどうかを判断できない機種の入
出力制御装置を採用した場合でも、選択信号発生装置を
別途設ける必要をなくしたものである。

【００２８】図５は、本発明の第５実施例を示すブロッ
ク図である。符号は、図４のものに対応し、１６はバス
制御装置、１６−１はバス接続装置、１６−２はアドレ
ス判定・選択信号発生装置、１７はＩＯアクセス制御信
号線、１８は入出力制御装置選択信号線である。

【００２９】この実施例は、選択信号発生装置の機能
を、第４実施例のアドレス判定装置１１−２に付加し、
アドレス判定・選択信号発生装置１６−２としたもので
ある。一般に、アドレス判定装置と選択信号発生装置
は、共に、アクセス対象アドレスを取り込み、それに基
づいてどちらの共有バスにアクセスするのか、あるい
は、どの入出力制御装置にアクセスするのかを判別する
ものである。すなわち、両者共、アクセス対象アドレス
を所定のアドレス範囲と比較することにより、判別を行
う点で共通している。この実施例は、この点を利用し
て、アドレス判定・選択信号発生装置１６−２で、アド
レス判定を行うと同時に、入出力制御装置の選択指定を
も行うようにしたものである。

【００３０】例えば、ＩＯ制御ＣＰＵ１が入出力制御装
置５₁にアクセスする場合、アドレス判定・選択信号発
生装置１６−２で、アクセス対象アドレスから入出力制
御装置５₁がアクセス対象であることを判別する。それ
が判別できたら、バス接続装置１６−１に信号を出し
て、第１共有バス７と第２共有バス１４との間、及びＩ
Ｏ制御ＣＰＵ１のＩＯアクセス制御信号線１７とＩＯア
クセス制御信号バス１５との間を接続する。また、それ
と同時に、入出力制御装置選択信号線１８を介して、入
出力制御装置５₁に選択信号を送出する。なお、この実
施例のように、アドレス判定を行うと同時に、入出力制
御装置の選択指定をも行うようにすることは、第１実施
例におけるアドレス判定装置６−２にも適用できる。

【００３１】（第６実施例）ところで、ＩＯ制御ＣＰＵ
が必要とするバス特性と、主記憶装置や入出力制御装置
が必要とするバス特性とが異なる場合がある。図７に示
されるような従来のものでは、共有バスが１本しかない
のでどちらか一方にバス特性を合わせなければならなか
った。しかし、本発明のように、バスを第１共有バスと
第２共有バスとに分割したので、双方に都合のよい特性
のバスを別々に採用することができる。ただ、そのよう
にする場合、第１共有バスと第２共有バスとの間を、単
に物理的に接続するのみでは、正常な動作ができない。
次に示す実施例は、その点を解決するものである。

【００３２】図６は、本発明の第６実施例を示すブロッ
ク図である。符号は、図１のものに対応し、１９はバス
制御装置、１９−１はバス接続装置、１９−２はアドレ
ス判定装置、１９−３はプロトコル変換装置である。

【００３３】この実施例では、第１共有バス７と第２共
有バス８のバス特性が異なっており、それぞれのバス上
で適用されるプロトコル（データ転送の手順等を定めた
もの）も異なっている。そこで、ＩＯ制御ＣＰＵ１から
第２共有バス８側にアクセスする時、バス接続装置１９
−１により物理的な接続を行った後、プロトコル変換装
置１９−３により、第２共有バス８側のプロトコルに変
換するようにしている。

【００３４】

【発明の効果】以上述べた如く、本発明のＩＯ制御装置
によれば、次のような効果を奏する。バスを第１共有バ
スと第２共有バスの２つに分け、バス制御装置により、
上記第１共有バス上のＩＯ制御ＣＰＵが第２共有バス上
の入出力制御装置や主記憶装置にアクセスする時は上記
第１共有バスと第２共有バスとの間を接続し、上記第２
共有バス上の入出力制御装置と主記憶装置との間でＤＭ
Ａを行う時は、上記第１共有バスと第２共有バスとの間
を分離するようにした。その結果、入出力制御装置とホ
スト・プロセッサの主記憶装置とのＤＭＡ期間中でも、
共有バスの使用が制限されることがなく、ＩＯ制御ＣＰ
Ｕは別のタスクを効率よく実行することができる。ま
た、ＤＭＡコントローラもＩＯ制御ＣＰＵのプログラム
実行と関係なくデータ転送ができるので、ＤＭＡの処理
速度が低下するようなことがなく、ＤＭＡを効率よく実
行できる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すブロック図

【図２】本発明の第２実施例を示すブロック図

【図３】本発明の第３実施例を示すブロック図

【図４】本発明の第４実施例を示すブロック図

【図５】本発明の第５実施例を示すブロック図

【図６】本発明の第６実施例を示すブロック図

【図７】従来のＩＯ制御装置の概要を示すブロック図

【符号の説明】

１…ＩＯ制御ＣＰＵ、２…ローカル・メモリ、３，
３₁，３₂…ＤＭＡコントローラ、４…主記憶装置、５
₁〜５_p…入出力制御装置、６，９，１０，１１，１
６，１９…バス制御装置、６−１，９−１，１０−１，
１１−１，１６−１，１９−１…バス接続装置、６−
２，１１−２，１９−２…アドレス判定装置、７，１２
…第１共有バス、８，１４…第２共有バス、９−２，１
０−２…対象判別フラグ、１３，１５…ＩＯアクセス制
御信号バス、１６−２…アドレス判定・選択信号発生装
置、１７…ＩＯアクセス制御信号線、１８…入出力制御
装置選択信号線、１９−３…プロトコル変換装置、２０
…共有バス

Claims

【特許請求の範囲】

【請求項１】ＩＯ制御ＣＰＵと、ＩＯ制御ＣＰＵの制
御プログラムの保存やプログラム実行時のメモリとして
使われるローカル・メモリと、上記ＩＯ制御ＣＰＵとロ
ーカル・メモリとを結ぶ第１共有バスと、入出力制御装
置と、主記憶装置と、上記入出力制御装置と主記憶装置
とを結ぶ第２共有バスと、上記ＩＯ制御ＣＰＵが上記第
２共有バス上の入出力制御装置や主記憶装置にアクセス
する時は上記第１共有バスと第２共有バスとの間を接続
し、上記第２共有バス上の入出力制御装置と主記憶装置
との間でＤＭＡを行う時は、上記第１共有バスと第２共
有バスとの間を分離するバス制御装置とを有することを
特徴とするＩＯ制御装置。