JPH11327798A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 一の外部デバイスから主メモリにデータを転
送し、かつ必要に応じて前記一の外部デバイスから他の
外部デバイスにデータを転送するような処理を複数回行
う場合に、高速に処理することができるデータ転送制御
装置を提供する。 【解決手段】 Ｉ／Ｏデバイス１９からメインメモリ２
にデータを転送する際に、Ｉ／Ｏキャッシュメモリ７に
も当該データを格納しておき、後にメインメモリ２から
Ｉ／Ｏデバイス２０に当該データを転送する必要が生じ
た場合に、メインメモリ２ではなくＩ／Ｏキャッシュメ
モリ７の方からＩ／Ｏデバイス２０にデータの転送を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータと外
部デバイスとの間のデータ転送技術に関し、特にコンピ
ュータと複数の外部デバイスとの間に接続されてデータ
転送の制御を行うデータ転送制御装置に関する。

【０００２】

【従来の技術】近年、マルチメディア化を背景として、
パーソナルコンピュータ（ＰＣ）と、これに接続された
光ディスクドライブ装置、ビデオ出力装置、室内回線終
端装置（ＤＳＵ）等の各種周辺機器との間で大量のデー
タが転送されることが多くなってきている。以下、図９
を用いて従来におけるＰＣと各種周辺機器との間でのデ
ータ入出力について説明する。図８は、従来のＰＣと周
辺機器との一般的な接続関係を示す構成図である。ＣＰ
Ｕ９０１とメモリ９０２とは、ＣＰＵバス９０３により
接続されており、ＣＰＵバス９０３とＰＣＩ（Ｐｅｒｉ
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ）バス９０５との間はＣＰＵ−ＰＣＩブリッジ
９０４によって接続されている。ＰＣＩバス９０５に
は、デバイスインタフェースであるＩＤＥインタフェー
ス９０９を介してＣＤ−ＲＯＭドライブ９０６が、ＳＣ
ＳＩインタフェース９１０を介してハードディスク９０
７が、またＧｒａｐｈｉｃインタフェース９１１を介し
てモニタ９０８が接続されている。

【０００３】ここで、ＣＰＵ９０１は、メモリ９０２中
に格納されたオペレーティングシステム（ＯＳ）及びア
プリケーションプログラム（ＡＰ）を実行するものであ
る。以下、ＣＤ−ＲＯＭドライブ９０６からＩＤＥイン
タフェース９０９を介してメモリ９０２にデータを読み
込んだ後にメモリ９０２からＳＣＳＩインタフェース９
１０を介してハードディスク９０７にデータを転送する
処理を実現するためのＡＰをＣＰＵ９０１が実行した場
合の動作について説明する。まず、ＡＰは、ＣＤ−ＲＯ
Ｍドライブ９０６からメモリ９０２にデータを読み込む
ためにＲｅａｄシステムコールを発行する。Ｒｅａｄシ
ステムコールを受けると、ＯＳは、内部のプログラムで
あるデバイスドライバによりＩＤＥインタフェース９０
６を制御するための制御コードをＩＤＥインタフェース
９０９に転送することにより、ＣＤ−ＲＯＭに記録され
ている所定バイト数のデータを読み出しメモリ９０２上
の所定のアドレスに書き込む。

【０００４】所定バイト数分のデータの読み出しが終っ
た場合、ＯＳはデバイスドライバの実行を終了し、ＡＰ
に制御を戻す。ＡＰは、Ｒｅａｄシステムコールに続い
て、メモリ９０２からハードディスク９０７にデータを
出力するためにＷｒｉｔｅシステムコールを発行する。
Ｗｒｉｔｅシステムコールを受けると、ＯＳは、デバイ
スドライバによりＳＣＳＩインタフェース９１０を制御
するための制御コードをＳＣＳＩインタフェース９１０
に転送することにより、上述のＲｅａｄシステムコール
によってメモリ９０２に格納されてた所定バイト数のデ
ータを、ハードディスク９０７に転送する。上述のＡＰ
の実行の結果、ＣＤ−ＲＯＭに記録されていた所定バイ
ト数分のデータは、ＣＤ−ＲＯＭドライブ９０６からメ
モリ９０２を経由して、ハードディスク９０７にコピー
される。

【０００５】従来、通常は上述のようなメモリを介在さ
せる手順によって、一の外部デバイスから他の外部デバ
イスへデータを転送していた。一方、一の外部デバイス
から他の外部デバイスへデータを高速に転送する技術と
して、特開平８−３０５６５８に示された技術がある。
図９は、特開平８−３０５６５８に示されたＰＣと周辺
機器との接続関係を示す構成図である。この技術は、Ｃ
ＰＵ９５１と、メモリ９５２とを接続するＣＰＵバス９
５３と、外部デバイス９５９と接続されたＩ／Ｏバス９
５７と、外部デバイス９６０と接続されたＩ／Ｏバス９
５８とを、ＣＰＵ−Ｉ／Ｏブリッジ９５４、ＣＰＵ−Ｉ
／Ｏブリッジ９５５及びＩ／Ｏ−Ｉ／Ｏブリッジ９５６
によりループ状に接続したことを特徴とし、メモリ９５
２に格納されＣＰＵ９５１に実行されるＡＰがＲｅａｄ
＿ａｎｄ＿Ｗｒｉｔｅシステムコールを発行することに
より、外部デバイス間で直接的にデータ転送を実行させ
るものである。

【０００６】まず、ＡＰがＲｅａｄ＿ａｎｄ＿Ｗｒｉｔ
ｅシステムコールを発行すると、ＯＳはデバイスドライ
バによりＩ／Ｏ−Ｉ／Ｏブリッジ９５６を制御しＩ／Ｏ
バス９５７とＩ／Ｏバス９５８との間のパスを開放し、
外部デバイス間のデータ転送を行わせる。外部デバイス
間のデータ転送が終了した後、ＯＳはデバイスドライバ
によりＩ／Ｏ−Ｉ／Ｏブリッジ９５６を制御し前記パス
を閉鎖させ、ＡＰに制御を戻す。これによれば、外部デ
バイス間でのデータ転送に、メモリを介在させないた
め、データ転送が高速に行える。また、データ転送にＣ
ＰＵバスを使用しないため、データ転送と同時にもＣＰ
Ｕ９５１はメモリ９５２にアクセスすることもできる。

【０００７】

【発明が解決しようとする課題】特開平８−３０５６５
８に示された技術は、一の外部デバイスから他の外部デ
バイスへ無条件にデータを転送する必要がある場合にお
いては有効な技術であるが、一の外部デバイスから主メ
モリにデータを転送し、その主メモリに転送されたデー
タの内容に基づいてＣＰＵが当該データを他の外部デバ
イスに転送するか否かを判断し、判断結果に応じて他の
外部デバイスに当該データを転送する必要がある場合に
おいては、対応できない。例えば、ＣＤ−ＲＯＭに記録
されている複数の所定量のデータのうち、それぞれのデ
ータ内に含まれているエラー検出用コードに基づいて当
該データが正常であると判断されたもの全てをハードデ
ィスクに転送する必要があるような場合には、メモリを
介在させずに外部デバイス間で直接的にデータ転送を行
うことを特徴とする上述の技術では対応できない。

【０００８】マルチメディア化の進展に伴い、動画・音
声といったデータの処理についてリアルタイム性が要求
されるようになった今日では、複数のデバイス間でのデ
ータの授受を含む様々なデータ処理の高速化が望まれて
おり、先に例示したような場合についても同様である。
そこで、本発明は、かかる要求に対応すべく、一の外部
デバイスから主メモリにデータを転送し、かつ必要に応
じて前記一の外部デバイスから他の外部デバイスにデー
タを転送するような処理を複数回行う場合に、高速に処
理することができるデータ転送制御装置を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリと、第１デバイスと、第２デバイ
スとの間に接続されたデータ転送制御装置であって、前
記第１デバイス及び前記第２デバイスとのみデータの授
受が可能であり、データを格納するためのデータ格納手
段と、前記第１デバイスから前記メモリへ第１データが
転送されるべきことを検出した場合に、前記第１デバイ
スから出力された第１データを、前記メモリに供給する
とともに前記データ格納手段に格納する第１データ転送
手段と、前記第２デバイスへ前記メモリから第２データ
が転送されるべきことを検出した場合であって、前記第
２データと同一内容の第３データが前記データ格納手段
に格納されているときには、前記データ格納手段から前
記第３データを取り出して前記第２デバイスに前記第３
データを供給し、前記第２データと同一内容のデータが
前記データ格納手段に格納されていないときには、前記
メモリから前記第２データを取り出して前記第２デバイ
スに前記第２データを供給する第２データ転送手段とを
備え、第１データ転送手段と第２データ転送手段とは同
時に動作可能であることを特徴とする。これにより、メ
モリから外部デバイスへのデータの転送が必要な場合に
おいても、当該データのコピーを前記データ格納手段か
ら外部デバイスに転送することでこれを代替することが
できるときがあり、このときは前記メモリに別途アクセ
スが可能となるため、並行して他の外部デバイスから当
該メモリへのデータの転送も行い得る。従って、上記構
成により、一の外部デバイスからメモリにデータを転送
し、かつ必要に応じて前記一の外部デバイスから他の外
部デバイスにデータを転送するような処理を複数回行う
ような処理にかかる時間は、上述の並行してのデータ転
送が可能な分だけ短縮され、全体的にみれば当該処理を
高速に実行できることとなる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態に係る
データ転送装置について、図面を用いて説明する。 （実施の形態１）実施の形態１に係るデータ転送装置
は、ＰＣと外部デバイスとを含むコンピュータシステム
において、ＰＣと外部デバイスとの間に接続されてい
る。図１は、本発明の実施の形態１に係るコンピュータ
システム１００の構成図である。コンピュータシステム
１００は、ＰＣ１０１と、データ転送装置１０２と、デ
バイスインタフェース１７及びデバイスインタフェース
１８と、Ｉ／Ｏデバイス１９及びＩ／Ｏデバイス２０と
からなる。ここで、Ｉ／Ｏデバイス１９及びＩ／Ｏデバ
イス２０は、ＣＤ−ＲＯＭドライブやハードディスク等
の外部デバイスである。ＰＣ１０１は、ＣＰＵ１と、メ
インメモリ２と、ＣＰＵバス３と、Ｉ／Ｏバス５と、Ｃ
ＰＵバス３とＩ／Ｏバス５とを接続するＣＰＵ−Ｉ／Ｏ
バスブリッジ４とを有する一般的なＰＣである。ここ
で、ＣＰＵ１とメインメモリ２とはＣＰＵバス３と接続
されている。また、Ｉ／Ｏバス５は、ＰＣ１０１にとっ
て外部のデバイスと接続するためのバスであり、データ
転送装置１０２と、デバイスインタフェース１７又はデ
バイスインタフェース１８とを介して、Ｉ／Ｏデバイス
１９又はＩ／Ｏデバイス２０と接続されている。ＣＰＵ
１は、メインメモリ２に格納されたプログラムを逐次解
釈実行するものであり、メインメモリ２には、ＯＳの機
能を実現するプログラム及びＡＰが格納されている。ま
た、データ転送装置１０２は、Ｉ／Ｏバスブリッジ６及
びＩ／Ｏバスブリッジ８と、Ｉ／Ｏキャッシュメモリ７
と、制御部１１と、メモリバス９及びメモリバス１０
と、Ｉ／Ｏバス１５及びＩ／Ｏバス１６とを有する。な
お、全てのバスのバス幅は３２ビットである。

【００１１】制御部１１は、Ｉ／Ｏバス１５及びＩ／Ｏ
バス１６上に乗ったデータを監視し、Ｉ／Ｏバスブリッ
ジ６及びＩ／Ｏバスブリッジ８を制御する。また、制御
部１１は、アドレステーブル１４を含み、このアドレス
テーブル１４によりＩ／Ｏキャッシュメモリ７内のデー
タを管理する。Ｉ／Ｏバスブリッジ６は、Ｉ／Ｏバス５
とＩ／Ｏバス１５とメモリバス９と接続され、制御部１
１の制御の下でバス間のデータ転送を行う。Ｉ／Ｏバス
ブリッジ８は、Ｉ／Ｏバス５とＩ／Ｏバス１６とメモリ
バス１０と接続され、制御部１１の制御の下でバス間の
データ転送を行う。Ｉ／Ｏキャッシュメモリ７は、メモ
リバス９及びメモリバス１０と接続されており、メモリ
バス９を介してＩ／Ｏバスブリッジ６及び制御部１１か
らアクセスされ、メモリバス１０を介してＩ／Ｏバスブ
リッジ８及び制御部１１からアクセスされるものであ
り、内部の異なるアドレスで示される領域に格納された
データそれぞれについては、同時にＩ／Ｏバスブリッジ
６及びＩ／Ｏバスブリッジ８の両方からアクセスされ得
るメモリである。以下、上記構成を備えるコンピュータ
システム１００におけるデータ転送を説明する。まず、
ＣＰＵ１がメインメモリ２に格納されているＡＰ中のＲ
ｅａｄ命令を実行する場合の動作について図２を用いて
説明する。図２は、実施の形態１におけるＲｅａｄ命令
の実行動作を示すフローチャートである。Ｒｅａｄ命令
は、ＰＣの外部に存在するＩ／Ｏデバイス１９からメイ
ンメモリ２へデータを読み込むべき旨の命令であり、Ｏ
Ｓの機能を呼び出すシステムコールである。ここでは、
Ｒｅａｄ命令が、メインメモリ２の８０００番地から連
続する８０バイトにＩ／Ｏデバイス１９から読み出した
データを格納する旨として用いられていることとして説
明する。

【００１２】ＣＰＵ１は、ＡＰ中のＲｅａｄ命令を解読
するとＡＰからＯＳに制御を移行し（ステップＳ２０
１）、ＯＳは、デバイスドライバを介してデータ転送装
置にＤＭＡ転送を指示する（ステップＳ２０２）。この
指示は、転送元、転送先及び転送バイト数の情報をとも
なってなされるものであり、ここでは、転送元としてＩ
／Ｏデバイス１９のアドレス情報と、転送先としてメイ
ンメモリ２の８０００番地と、転送するバイト数として
８０バイトという情報がデータ転送装置１０２の制御部
１１に渡される。データ転送装置１０２の制御部１１
は、ＤＭＡ転送の指示を受け付けると、転送先であるメ
インメモリ２の８０００番地という情報を、Ｉ／Ｏキャ
ッシュメモリ７についてのアドレス情報と対応づけて、
アドレステーブル１４に登録する（ステップＳ２０
３）。図３は、アドレステーブル１４の内容例を示す図
である。同図に示す例は、メインメモリ２の８０００番
地から８０バイト分は、Ｉ／Ｏキャッシュメモリ７の１
０００番地から８０バイト分と対応づけられた様子を示
している。なお、同図は、さらに前にＲｅａｄ命令が実
行されたことにより、既にメインメモリ２の４０００番
地から８０バイト分がＩ／Ｏキャッシュメモリ７の０番
地から８０バイト分と対応づけられている様子も示して
いる。データ転送装置１０２の制御部１１が、メインメ
モリ２の８０００番地とＩ／Ｏキャッシュメモリ７の１
０００番地とを対応づけることにした後、制御部１１に
よるＤＭＡ転送制御の下で、デバイスインタフェース１
７を介してＩ／Ｏデバイス１９からＩ／Ｏバス１５上に
出力されたデータを、Ｉ／Ｏバスブリッジ６は、Ｉ／Ｏ
バス５を介してメインメモリ２に供給するとともに、メ
モリバス９を介してＩ／Ｏキャッシュメモリ７にも格納
する（ステップＳ２０４）。

【００１３】データ転送装置１０２は、８０バイトのデ
ータ転送を終えると、ＣＰＵ１に割込みをかけてＤＭＡ
転送の終了を通知する（ステップＳ２０５）。ＣＰＵ１
はＤＭＡ転送の終了を検知すると、ＯＳはＲｅａｄ命令
についての処理を終了してＡＰに制御を戻す（ステップ
Ｓ２０６）。このような動作によって、Ｉ／Ｏデバイス
１９からのデータは、Ｉ／Ｏバス１５、Ｉ／Ｏバスブリ
ッジ６、Ｉ／Ｏバス５、ＣＰＵ−Ｉ／Ｏバスブリッジ
４、ＣＰＵバス３を経由してメインメモリ２に格納され
るとともに、Ｉ／Ｏバス１５、Ｉ／Ｏバスブリッジ６、
メモリバス９を経由して、Ｉ／Ｏキャッシュメモリ７に
格納される。なお、この場合のデータの経路を図１中に
矢符２１で示している。次に、ＣＰＵ１がメインメモリ
２に格納されているＡＰ中のＷｒｉｔｅ命令を実行する
場合の動作について図４を用いて説明する。図４は、実
施の形態１におけるＷｒｉｔｅ命令の実行動作を示すフ
ローチャートである。Ｗｒｉｔｅ命令は、メインメモリ
２からＰＣの外部に存在するＩ／Ｏデバイス２０へデー
タを書き出すべき旨の命令であり、ＯＳの機能を呼び出
すシステムコールである。ここでは、Ｗｒｉｔｅ命令
が、メインメモリ２の８０００番地から連続する８０バ
イトから読み出したデータをＩ／Ｏデバイス２０に書き
出す旨として用いられていることとして説明する。ＣＰ
Ｕ１は、ＡＰ中のＷｒｉｔｅ命令を解読するとＡＰから
ＯＳに制御を移行し（ステップＳ３０１）、ＯＳは、デ
バイスドライバを介してデータ転送装置にＤＭＡ転送を
指示する（ステップＳ３０２）。この指示は、転送元、
転送先及び転送バイト数の情報をともなってなされるも
のであり、ここでは、転送元としてメインメモリ２の８
０００番地と、転送先としてＩ／Ｏデバイス１９のアド
レス情報と、転送するバイト数として８０バイトという
情報がデータ転送装置１０２の制御部１１に渡される。

【００１４】データ転送装置１０２は、アドレステーブ
ル１４を参照し、転送元であるメインメモリ２中のデー
タと同一内容のデータがＩ／Ｏキャッシュメモリ７に既
に格納されているか否かを検査する（ステップＳ３０
３）。ここで、同一内容か否かについての検査とは、メ
インメモリ２とＩ／Ｏキャッシュメモリ７のデータ内容
を直接比較するのではなく、アドレステーブル１４中に
登録してあるメインメモリ２内におけるアドレス情報の
みを参照して行う検査をいう。例えば、アドレステーブ
ル１４が図３に示すような内容である状態においては、
メインメモリ２の８０００番地から８０バイト分のデー
タと同一内容のデータがＩ／Ｏキャッシュメモリ７に存
在するか否かの検査の結果は、存在すると判断すること
になる。なお、この判断はアドレスとサイズとの計算に
基づくものであり、アドレステーブル１４の内容と、転
送すべきアドレスとが全く一致している場合に限って存
在すると判断するものではない。即ち、アドレステーブ
ル１４に８０００番地から８０バイトと記録されてお
り、転送すべきアドレス及びサイズが、８０４０番地か
ら２０バイトであったような場合も、Ｉ／Ｏキャッシュ
メモリ７に転送すべきデータが存在すると判断する。こ
の検査の結果、Ｉ／Ｏキャッシュメモリ７に転送元のデ
ータと同一内容のデータがあることが判断されたならば
（ステップＳ３０４）、データ転送装置１０２は、メイ
ンメモリ２からのＤＭＡ転送をしないにもかかわらずＣ
ＰＵ１に割込みによりＤＭＡ転送の終了を通知し（ステ
ップＳ３０５）、Ｉ／Ｏバスブリッジ８を制御部１１に
よって制御し、Ｉ／Ｏキャッシュメモリ７からデバイス
インタフェース１８を介してＩ／Ｏデバイス２０にデー
タを転送する（ステップＳ３０６）。なお、データ転送
装置１０２によるＣＰＵ１へのＤＭＡ転送終了通知のた
めの割込みは、Ｉ／Ｏデバイス２０へのＩ／Ｏキャッシ
ュメモリ７からのデータの転送に先行してなされる。

【００１５】また、Ｉ／Ｏキャッシュメモリ７からのデ
ータの転送において、データ転送装置１０２は、ＣＰＵ
１によって転送元としてアドレスが指定されたメインメ
モリ２内のデータと同一内容のデータが格納されている
Ｉ／Ｏキャッシュメモリ７内のアドレスを、アドレステ
ーブル１４に基づき算出して、このアドレスをデータの
転送に用いる。従って、データ転送装置１０２は、アド
レステーブル１４の内容が図３に示す状態であれば、Ｉ
／Ｏキャッシュメモリ７の１０００番地からの８０バイ
トのデータをＩ／Ｏデバイス２０に転送する。データ転
送装置１０２がＩ／Ｏキャッシュメモリ７からＩ／Ｏデ
バイス２０にデータを転送しているのと並行して、ＣＰ
Ｕ１はＤＭＡ転送の終了を検知すると、ＯＳはＷｒｉｔ
ｅ命令についての処理を終了してＡＰに制御を戻す（ス
テップＳ３０９）。また、ステップＳ３０４における検
査の結果、転送すべきデータがＩ／Ｏキャッシュメモリ
７内に存在しないと判断された場合には、データ転送装
置１０２は、メインメモリ２からＩ／Ｏデバイス２０に
データをＤＭＡ転送し（ステップＳ３０７）、転送終了
後に、ＣＰＵ１にＤＭＡ転送の終了を割込みにより通知
する（ステップＳ３０８）。この場合も、ＣＰＵ１はＤ
ＭＡ転送の終了を検知すると、ＯＳはＷｒｉｔｅ命令に
ついての処理を終了してＡＰに制御を戻す（ステップＳ
３０９）。このような動作によって、メインメモリ２の
データと同一内容のデータがＩ／Ｏキャッシュメモリ７
に存在する場合は、Ｉ／Ｏキャッシュメモリ７からのデ
ータは、メモリバス１０、Ｉ／Ｏバスブリッジ８、Ｉ／
Ｏバス１６を経由して、Ｉ／Ｏデバイス２０に格納され
る。なお、この場合のデータの経路を図１中に矢符２２
で示している。この場合、Ｗｒｉｔｅ命令を実行するの
に使用する資源が、データ転送装置１０２内のＩ／Ｏキ
ャッシュメモリ７とメモリバス１０とＩ／Ｏバスブリッ
ジ８とＩ／Ｏバス１６のみであるため、例えば、全く同
時にＩ／Ｏデバイス１９からメインメモリ２へのデータ
読み出し、即ちＲｅａｄ命令を実行することも可能とな
る。これは、Ｉ／Ｏキャッシュメモリ７が２つのメモリ
バス９及びメモリバス１０のいずれからもアクセス可能
であることと、Ｉ／Ｏデバイス１９からメインメモリ２
へデータを読み込む旨のＲｅａｄ命令の実行に必要なバ
ス及びバスブリッジはいずれも上述のＷｒｉｔｅ命令の
実行において使用していないことによる。

【００１６】以下、例えばセクタ単位等の所定量毎に数
回、Ｉ／Ｏデバイス１９からの前記所定量のデータをメ
インメモリ２及びＩ／Ｏデバイス２０にコピーする処理
を行わせるためのＡＰ、即ち、Ｒｅａｄ命令とＷｒｉｔ
ｅ命令との組を複数実行させるような内容で構成される
ＡＰを実行する場合における上述のコンピュータシステ
ム１００の有効性を処理時間の面から考察する。図５
は、Ｒｅａｄ命令とＷｒｉｔｅ命令との動作を連続的に
行う場合における各バスの使用タイミングを示す図であ
る。同図中、Ｒｅａｄ命令及びＷｒｉｔｅ命令と表して
いるタイミングは、ＤＭＡ転送指示がＰＣ１０１からデ
ータ転送装置１０２になされているタイミングである。
同図に示したように、Ｗｒｉｔｅ命令によるデータの転
送の実行と同じタイミングにおいて、前記データ転送と
並行してＲｅａｄ命令に基づくＤＭＡ転送指示とＲｅａ
ｄ命令によるデータの転送が実行される。これは、上述
のように、Ｗｒｉｔｅ命令によるデータ転送に先行して
データ転送装置１０２が、ＣＰＵ１にＷｒｉｔｅ命令に
よるＤＭＡ転送が終了した旨の通知を行うため、ＣＰＵ
１は即座に次のＲｅａｄ命令に基づくＤＭＡ転送の指示
を行い、それに応じてデータ転送装置１０２は、Ｒｅａ
ｄ命令のためのＤＭＡ転送の制御を開始することによる
ものである。この結果、Ｗｒｉｔｅ命令とＲｅａｄ命令
とが連続する処理の処理時間は短縮される。従って、Ｒ
ｅａｄ命令によって外部デバイスからメインメモリ２に
読み込んだデータをＣＰＵ１が判断して、その結果に応
じてＷｒｉｔｅ命令を実行して他の外部デバイスに当該
データを書き込むような一連の処理が繰り返されている
場合においても、コンピュータシステム１００は、全体
の処理時間を短縮する。

【００１７】（実施の形態２）実施の形態２に係るデー
タ転送装置は、実施の形態１に係るデータ転送装置と同
様に、ＰＣと外部デバイスとを含むコンピュータシステ
ムにおいて、ＰＣと外部デバイスとの間に接続されてお
り、構成は図１に示すものと同様であるが、実施の形態
２では、データ転送が、データ転送装置の制御により行
うＤＭＡ転送でなく、外部デバイス主導の制御によるデ
ータ転送である点で実施の形態１とは相違する。即ち、
実施の形態２は、実施の形態１で示したコンピュータシ
ステム１００の変形例である。以下、図１に付した符号
を用いて、データ転送動作について説明する。まず、Ｃ
ＰＵ１がメインメモリ２に格納されているＡＰ中のＲｅ
ａｄ命令を実行する場合の動作について図６を用いて説
明する。図６は、実施の形態２におけるＲｅａｄ命令の
実行動作を示すフローチャートである。実施の形態１と
同様に、Ｒｅａｄ命令は、ＰＣの外部に存在するＩ／Ｏ
デバイス１９からメインメモリ２へデータを読み込むべ
き旨の命令であり、ＯＳの機能を呼び出すシステムコー
ルである。ここでは、Ｒｅａｄ命令が、メインメモリ２
の８０００番地から連続する８０バイトにＩ／Ｏデバイ
ス１９から読み出したデータを格納する旨として用いら
れていることとして説明する。ＣＰＵ１は、ＡＰ中のＲ
ｅａｄ命令を解読するとＡＰからＯＳに制御を移行し
（ステップＳ４０１）、ＯＳは、デバイスドライバを介
してデバイスインタフェース１７にデータ転送を指示す
る（ステップＳ４０２）。この指示は、メインメモリ２
内のアドレス及び転送すべきデータのバイト数の情報を
ともなってなされるものであり、ここでは、８０００番
地と、バイト数として８０バイトという情報がデバイス
インタフェース１７に渡される。

【００１８】ここでバスを介してのデータ転送は、例え
ばＰＣＩバスにおけるデータ転送のプロトコルのよう
に、所定のプロトコルに則って行われるものである。ま
たここでは、メインメモリ２へのデータ転送におけるバ
スサイクルは、バス上にバスコマンド及びアドレス情報
を乗せるアドレスフェーズと、バス上にデータを乗せる
データフェーズとに分けられるとし、同一バスをアドレ
ス情報及びデータが共用することとして説明する。ここ
でバスコマンドとは、メモリアクセスかＩ／Ｏアクセス
かや読み出しか書込みか等を指定するコマンドである。
デバイスインタフェース１７は、データ転送の指示を受
け付けると、アドレスフェーズにおいてメインメモリ２
にデータを書き込む旨のバスコマンドと、メインメモリ
２のアドレス情報とをＩ／Ｏバス１５に出力する（ステ
ップＳ４０３）。データ転送装置１０２は、Ｉ／Ｏバス
１５上を監視しており、Ｉ／Ｏバスブリッジ６によって
Ｉ／Ｏバス１５上のバスコマンド及びアドレス情報をＰ
Ｃ１０１のＩ／Ｏバス５に渡すが、同時に、バスコマン
ドを解読し、メモリにデータを書き込む旨であることを
検知すると、制御部１１により、アドレス情報をアドレ
ステーブル１４に登録する（ステップＳ４０４）。な
お、制御部１１は、登録に際して当該アドレス情報とＩ
／Ｏキャッシュメモリ７内部のアドレスの対応づけを行
う。ここで、メインメモリ２の８０００番地とＩ／Ｏキ
ャッシュメモリ７の１０００番地が対応づけられたと
し、登録の結果、アドレステーブル１４は図３に示すよ
うになったものとする。但し、図３に示すものと異な
り、サイズは未だ定まっていないためサイズはこの段階
では登録しない。ＰＣ１０１においては、Ｉ／Ｏバス５
からＣＰＵ−Ｉ／Ｏバスブリッジ４及びＣＰＵバス３を
経由してバスコマンド及びアドレス情報を受け取ったメ
インメモリ２は、データが転送されることを知る。ここ
で、メインメモリ２はメモリコントローラを包含してお
り、当該メモリコントローラがメインメモリ２のアドレ
ス制御やデータ入出力制御を行うものとする。なお、メ
インメモリ２は、データが転送されることを知り、例え
ば、バス上に制御信号を乗せて自己がこのバスサイクル
に応答する旨を宣言するが、ここでは詳しくは触れな
い。

【００１９】デバイスインタフェース１７は、アドレス
フェーズに続くデータフェーズにおいて、Ｉ／Ｏデバイ
ス１９からデータをＩ／Ｏバス１５に出力させるが、デ
ータ転送装置１０２は、Ｉ／Ｏバスブリッジ６によりＩ
／Ｏバス１５上のデータをＰＣ１０１のＩ／Ｏバス５に
渡しつつ、同時に当該データをメモリバス９にも渡し、
制御部１１の制御によって当該データをＩ／Ｏキャッシ
ュメモリ７に格納する（ステップＳ４０５）。なお、制
御部１１は、ステップＳ４０４におけるアドレステーブ
ル１４へのアドレス情報の登録の際に決定したＩ／Ｏキ
ャッシュメモリ７のアドレスに基づいて、Ｉ／Ｏキャッ
シュメモリ７にデータを格納する。バス幅が３２ビット
であるため、デバイスインタフェース１７は、データフ
ェーズにおいて、Ｉ／Ｏデバイス１９から連続的に８０
バイトのデータをＩ／Ｏバス１５に出力するが、これに
応じて、ステップＳ４０５の動作はなされる。デバイス
インタフェース１７は、８０バイトのデータ転送の終了
をバス上に制御信号を送出することで、メインメモリ２
に通知する（ステップＳ４０６）。この時、データ転送
装置１０２における制御部１１は、Ｉ／Ｏキャッシュメ
モリ７に格納したデータ量を算出してアドレステーブル
１４のサイズに関する情報部分を更新する。この結果、
アドレステーブル１４は、図３に示す内容と同一の状態
となる。このとき、ＰＣ１０１においては、メインメモ
リ２に全てのデータが格納され、システムコールである
Ｒｅａｄ命令の処理が終了したので、ＣＰＵ１は、ＯＳ
からＡＰに制御を戻す（ステップＳ４０７）。このよう
な動作によって、Ｉ／Ｏデバイス１９からのデータは、
Ｉ／Ｏバス１５、Ｉ／Ｏバスブリッジ６、Ｉ／Ｏバス
５、ＣＰＵ−Ｉ／Ｏバスブリッジ４、ＣＰＵバス３を経
由してメインメモリ２に格納されるとともに、Ｉ／Ｏバ
ス１５、Ｉ／Ｏバスブリッジ６、メモリバス９を経由し
て、Ｉ／Ｏキャッシュメモリ７に格納される。なお、こ
の場合のデータの経路は、実施の形態１と同様であり、
図１において矢符２１で示す経路となる。

【００２０】次に、ＣＰＵ１がメインメモリ２に格納さ
れているＡＰ中のＷｒｉｔｅ命令を実行する場合の動作
について図７を用いて説明する。図７は、実施の形態２
におけるＷｒｉｔｅ命令の実行動作を示すフローチャー
トである。実施の形態１と同様に、Ｗｒｉｔｅ命令は、
メインメモリ２からＰＣの外部に存在するＩ／Ｏデバイ
ス２０へデータを書き出すべき旨の命令であり、ＯＳの
機能を呼び出すシステムコールである。ここでは、Ｗｒ
ｉｔｅ命令が、メインメモリ２の８０００番地から連続
する８０バイトから読み出したデータをＩ／Ｏデバイス
２０に書き出す旨として用いられていることとして説明
する。ＣＰＵ１は、ＡＰ中のＷｒｉｔｅ命令を解読する
とＡＰからＯＳに制御を移行し（ステップＳ５０１）、
ＯＳは、デバイスドライバを介してデバイスインタフェ
ース１８にデータ転送を指示する（ステップＳ５０
２）。この指示により、データの転送元はメインメモリ
２の８０００番地であり、転送するバイト数は８０バイ
トであるという情報がデバイスインタフェース１８に渡
される。データ転送の指示を受けたデバイスインタフェ
ース１８は、バスサイクルのアドレスフェーズにおい
て、データ転送元であるメインメモリ２の８０００番地
のアドレス情報及びメモリからの読み出し指示を示すバ
スコマンドをＩ／Ｏバス１６に出力する（ステップＳ５
０３）。データ転送装置１０２は、Ｉ／Ｏバス１６上を
監視しており、Ｉ／Ｏバスブリッジ８によってＩ／Ｏバ
ス１６上のバスコマンド及びアドレス情報をＰＣ１０１
のＩ／Ｏバス５に渡すが、同時に、バスコマンドを解読
し、メモリからデータを読み出す旨であることを検知す
ると、制御部１１により、アドレス情報を参照して、ア
ドレステーブル１４に登録されているアドレスに基づ
き、読み出されるべきデータがＩ／Ｏキャッシュメモリ
７に存在するか検査する（ステップＳ５０４）。ここで
の検査も、実施の形態１と同様に、データ内容同士の比
較を行うのではなく、アドレステーブル１４を参照して
のアドレスに基づく計算のみによって行う。

【００２１】この検査の結果、Ｉ／Ｏキャッシュメモリ
７内に読み出されるべきデータが存在するならば（ステ
ップＳ５０５）、データ転送装置１０２は、Ｉ／Ｏバス
５に対してデータ転送の終了を示す制御信号を出力する
（ステップＳ５０６）。これにより、メインメモリ２は
データを送り出す必要がない旨を検知し、ＣＰＵ１は、
Ｗｒｉｔｅ命令の実行を終了したと判断して、ＯＳから
ＡＰに制御を戻す（ステップＳ５１１）。また、データ
転送装置１０２は、アドレステーブル１４に基づき、読
み出されるべきデータが、例えばＩ／Ｏキャッシュメモ
リ７の１０００番地から格納されていることを知ったと
すると、Ｉ／Ｏキャッシュメモリ７の１０００番地から
のデータを、アドレスフェーズに続くデータフェーズに
おいてデバイスインタフェース１８に転送する（ステッ
プＳ５０７）。この転送は、制御部１１の制御下で、Ｉ
／Ｏキャッシュメモリ７からメモリバス１０に出力され
たデータがＩ／Ｏバスブリッジ８によってＩ／Ｏバス１
６に渡されることによってなされる。なお、デバイスイ
ンタフェース１８には、メインメモリ２ではなくＩ／Ｏ
キャッシュメモリ７からデータが送られてきているとい
うことは認識されない。８０バイトのデータが転送され
た後、デバイスインタフェース１８は、データ転送の終
了を示す制御信号をバスに出力する（ステップＳ５０
８）。この制御信号はデータ転送装置１０２の制御部１
１に検知され、Ｉ／Ｏキャッシュメモリ７からのデータ
送出を終了する。このとき、データ転送装置１０２は、
Ｉ／Ｏバス１６上のデータ転送の終了を示す制御信号
は、ＰＣ１０１側には渡さない。

【００２２】また、ステップＳ５０５における検査の結
果、Ｉ／Ｏキャッシュメモリ７内に転送すべきデータが
存在しない場合には、データ転送装置１０２は、Ｉ／Ｏ
バス５に置かれているデータをＩ／Ｏバスブリッジ８に
よってＩ／Ｏバス１６に転送する（ステップＳ５０
９）。この場合、Ｉ／Ｏバスブリッジ８は、一般的なバ
スブリッジ回路の動作を行うことになる。これによっ
て、メインメモリ２の８０００番地から８０バイトの内
容が、デバイスインタフェース１８に転送され、Ｉ／Ｏ
デバイス２０に渡される。デバイスインタフェース１８
は、８０バイト分の転送が完了したとき、データ転送の
終了を示す制御信号をＩ／Ｏバス１６上に出力する（ス
テップＳ５１０）。データ転送装置１０２はＩ／Ｏバス
ブリッジ８によって、データ転送の終了を示す制御信号
をＰＣ１０１のＩ／Ｏバス５に渡し、これによってＰＣ
１０１は、Ｗｒｉｔｅ命令の処理が終了したと判断し、
ＯＳからＡＰに制御を戻す（ステップＳ５１１）。この
ような動作によって、メインメモリ２のデータと同一内
容のデータがＩ／Ｏキャッシュメモリ７に存在する場合
は、Ｉ／Ｏキャッシュメモリ７からのデータは、メモリ
バス１０、Ｉ／Ｏバスブリッジ８、Ｉ／Ｏバス１６を経
由して、Ｉ／Ｏデバイス２０に格納される。なお、この
場合のデータの経路は、実施の形態１と同様であり、図
１において矢符２２で示す経路となる。この場合、Ｗｒ
ｉｔｅ命令の実行において、バスサイクルのデータフェ
ーズで使用する資源が、データ転送装置１０２内のＩ／
Ｏキャッシュメモリ７とメモリバス１０とＩ／Ｏバスブ
リッジ８とＩ／Ｏバス１６のみであるため、このデータ
フェーズと同時の期間において、例えば、Ｉ／Ｏデバイ
ス１９からメインメモリ２へのデータ読み出し、即ちＲ
ｅａｄ命令を実行することも可能となる。

【００２３】以上、本発明に係るデータ転送制御装置に
ついて、実施の形態に基づいて説明したが、本発明はこ
れら実施の形態に限られないことは勿論である。即ち、 （１）実施の形態では、Ｉ／Ｏキャッシュメモリ７は、
メモリバス９からとメモリバス１０からとの両方からア
クセス可能なメモリとしたが、Ｉ／Ｏキャッシュメモリ
７が２つに分かれて存在することとして、制御部でそれ
ぞれの内容を管理してＩ／Ｏキャッシュメモリ７へのア
クセスを制御することとしてもよい。 （２）メインメモリ２とＩ／Ｏキャッシュメモリ７との
内容に不整合が生じた場合について対応するために、Ｐ
Ｃ１０１とデータ転送装置間１０２とでメインメモリ２
の更新に関する情報を交換することとしてもよい。この
場合、前記不整合を示す情報に基づき、制御部１１は、
アドレステーブル１４に登録されている情報のうち、デ
ータが不整合のため利用不可能となった情報を抹消する
ものとする。 （３）実施の形態では、外部デバイスからメインメモリ
２へデータの転送を行う際には、そのデータ全てをＩ／
Ｏキャッシュメモリ７にも格納することとしたが、これ
に限定されることはなく、例えば、転送すべきデータが
所定量以上の場合のみに格納することとしてもよい。ま
た、Ｉ／Ｏキャッシュメモリ７は、例えば１０２４バイ
ト等の所定量の領域を複数有することとし、転送すべき
データが１０２４バイト以上の場合に１０２４バイトの
倍数分だけを格納することとしてもよく、この場合に
は、アドレステーブル１４には、データのサイズに関す
る情報は不要となり、アドレステーブル１４は、Ｉ／Ｏ
キャッシュメモリ７内の複数の領域それぞれが、メイン
メモリ２内のあるアドレスと対応づけられた内容を含ん
でいるか否かの情報と、含んでいる場合にはメインメモ
リ２内の当該アドレスの情報とを記録するものとしても
よい。

【００２４】（４）実施の形態２では、ステップＳ５０
５の検査の結果、Ｉ／Ｏキャッシュメモリ７内に転送す
べきデータが存在すると判断された場合には、制御部１
１は、Ｉ／Ｏキャッシュメモリ７からデータの転送を開
始し、Ｉ／Ｏキャッシュメモリ内にデータが存在してい
る分を超えてもまだ転送の必要がある場合は想定してい
ないが、制御部１１が予め転送サイズをデバイスインタ
フェース又はＰＣから転送するサイズに関する情報を獲
得することにしてこれを予め回避することとしてもよ
い。また、ステップＳ５０６の処理を削除し、Ｉ／Ｏキ
ャッシュメモリ内にデータが存在している分を超えても
まだ転送の必要がある場合には、データ転送装置１０２
が、データを要求するデバイスインタフェース１８にリ
トライをすべき旨の制御信号を送り、その後デバイスイ
ンタフェース１８がメインメモリ２からデータを受ける
ようにすることとしてもよい。なお、ステップＳ５０６
やステップＳ３０５におけるデータ転送の終了の旨の先
行通知、即ち実際のデータの転送に先駆けて行う通知
は、行わないようにし、実際にデータの転送が終了した
段階で通知するようにしてもよい。このようにすると、
通常、同一ＡＰ内における後続処理には実行待ちが生ず
るが、ＯＳがマルチタスク機能を有するものであれば本
発明の有効性を損なうことはない。マルチタスクＯＳの
制御下では、例えば、あるＡＰ中のＷｒｉｔｅ命令に基
づきＩ／Ｏキャッシュメモリ７から一の外部デバイスに
データを転送している時に、他の外部デバイスからメイ
ンメモリ２にデータを読み込むタスクを実行させること
は可能であり、当該タスクの実行に必要なバスは前記Ｗ
ｒｉｔｅ命令に基づくデータ転送に使用されていないた
め、当該タスクは現実に迅速に実行され得るものとな
る。

【００２５】（５）実施の形態では、ＰＣ１０１は、Ｃ
ＰＵバス３及びＩ／Ｏバス５の２つのバスを備えること
としたが、これに限定されることはなく、データ転送装
置１０２と接続されるバスが備えられており、当該バス
と直接的又は間接的にメインメモリ２が接続されている
構成であればＰＣ１０１は他の構成であってもよい。ま
た、実施の形態では、データ転送装置１０２内のＩ／Ｏ
バスブリッジ６及びＩ／Ｏバスブリッジ８は別個に存在
することとしたが、Ｉ／Ｏバス１５とメモリバス９とＩ
／Ｏバス５との間のデータ転送と、Ｉ／Ｏバス１６とメ
モリバス１０とＩ／Ｏバス５との間のデータ転送との２
系統の転送経路を制御することができれば、一体化され
ていてもよい。また、実施の形態では、外部デバイスで
あるＩ／Ｏデバイス１９及びＩ／Ｏデバイス２０はそれ
ぞれデバイスインタフェース１７及びデバイスインタフ
ェース１８を含まないこととしたが、外部デバイスがデ
バイスインタフェースの機能を有し、デバイスインタフ
ェースと一体となっていてもよい。 （６）実施の形態では、Ｉ／Ｏバス１５及びＩ／Ｏバス
１６は、それぞれ１つの外部デバイスと接続されている
こととしたが、これに限定されることはなく、それぞれ
複数の外部デバイスと接続可能としてもよい。 （７）実施の形態では、データ転送装置１０２は、Ｉ／
Ｏキャッシュメモリ７の内容について特段の加工は行わ
ないこととしたが、これに限定されることはない。例え
ば、データ転送装置１０２の制御部１１を、プログラム
実行可能なものとし、当該プログラムの実行により、所
定の演算によって算出した値とＩ／Ｏキャッシュメモリ
７に格納されたデータとの排他的論理和をとり当該デー
タにスクランブルをかける等の加工を行うこととしても
よい。このような加工は、ＰＣ１０１からの指示に基づ
いて行うようにすることとしてもよく、また、予めデー
タ転送装置で行える加工の種類を複数種類用意しＰＣ１
０１から加工の種類を指定することとしてもよい。な
お、Ｉ／Ｏキャッシュメモリ７の内容についてデータ転
送装置１０２が加工を行うこととする場合には、ＰＣ１
０１は、メインメモリ２の内容そのものを外部デバイス
に転送する場合と、加工後のＩ／Ｏキャッシュメモリ７
の内容を外部デバイスに転送する場合とを区別してデー
タ転送装置に転送指示をする必要がある。

【００２６】（８）実施の形態では、Ｗｒｉｔｅ命令に
基づくコンピュータシステム１００の動作としてＩ／Ｏ
キャッシュメモリ７から外部デバイスへのデータ転送が
行われることとしたが、データ転送装置１０２の制御部
１１が、外部デバイスからメインメモリ２へのデータ転
送に対応してＩ／Ｏキャッシュメモリ７にデータを格納
した後に、無条件でデバイスインタフェースを制御して
Ｉ／Ｏキャッシュメモリ７から外部デバイスへのデータ
転送を実行するようにしてもよい。この場合は、ＰＣ１
０１が、予め出力側となる外部デバイスに関する情報を
データ転送装置１０２に渡すようにし、データ転送装置
１０２は、前記情報に示された外部デバイスにＩ／Ｏキ
ャッシュメモリ７からデータを転送することとすればよ
い。これにより一の外部デバイスから他の外部デバイス
にデータの転送がなされるが、Ｉ／Ｏキャッシュメモリ
７が転送速度の相違を吸収するため、２つの外部デバイ
スそれぞれが異なるデータ転送速度でしか転送できない
場合にも対応できる。また、データ転送装置１０２は、
外部デバイスからメインメモリ２へのデータ転送に対応
してＩ／Ｏキャッシュメモリ７にデータを格納した後、
無条件でＩ／Ｏキャッシュメモリ７内のデータに上述し
たような加工を行い、加工後のデータを無条件で外部デ
バイスに供給することとしてもよい。この場合、加工は
Ｉ／Ｏキャッシュメモリ７内のデータに対する圧縮、伸
張、エラー訂正コードの付加等の結果的にデータサイズ
を変更する処理であってもよい。

【００２７】

【発明の効果】以上の説明から明らかなように、本発明
に係るデータ転送制御装置は、メモリと、第１デバイス
と、第２デバイスとの間に接続されたデータ転送制御装
置であって、前記第１デバイス及び前記第２デバイスと
のみデータの授受が可能であり、データを格納するため
のデータ格納手段と、前記第１デバイスから前記メモリ
へ第１データが転送されるべきことを検出した場合に、
前記第１デバイスから出力された第１データを、前記メ
モリに供給するとともに前記データ格納手段に格納する
第１データ転送手段と、前記第２デバイスへ前記メモリ
から第２データが転送されるべきことを検出した場合で
あって、前記第２データと同一内容の第３データが前記
データ格納手段に格納されているときには、前記データ
格納手段から前記第３データを取り出して前記第２デバ
イスに前記第３データを供給し、前記第２データと同一
内容のデータが前記データ格納手段に格納されていない
ときには、前記メモリから前記第２データを取り出して
前記第２デバイスに前記第２データを供給する第２デー
タ転送手段とを備え、第１データ転送手段と第２データ
転送手段とは同時に動作可能であることを特徴とする。
これにより、メモリから外部デバイスへのデータの転送
が必要な場合においても、当該データのコピーを前記デ
ータ格納手段から外部デバイスに転送することでこれを
代替することができるときがあり、このときは前記メモ
リに別途アクセスが可能となるため、並行して他の外部
デバイスから当該メモリへのデータの転送も行い得る。
従って、上記構成により、一の外部デバイスからメモリ
にデータを転送し、かつ必要に応じて前記一の外部デバ
イスから他の外部デバイスにデータを転送するような処
理を複数回行うような処理にかかる時間は、上述の並行
してデータ転送が可能な分だけ短縮され、全体的にみれ
ば当該処理を高速に実行できることとなる。

【００２８】ここで、前記メモリは、コンピュータの内
部に存在し、当該コンピュータは前記メモリに接続され
たＩ／Ｏバスを有しており、前記データ転送制御装置
は、前記コンピュータと、第１デバイスと、第２デバイ
スとの間に接続されたデータ転送制御装置であって、前
記第１データ転送手段は、前記第１デバイスと接続され
た第１バスと、前記データ格納手段と接続された第１メ
モリバスと、前記第１デバイスから前記第１バスに出力
された前記第１データを前記Ｉ／Ｏバスに与えるととも
に前記第１メモリバスに与える第１バスブリッジ部とを
有し、前記第１データ転送手段は、前記第１ブリッジ部
を制御して、前記第１データの前記メモリへの供給と前
記データ格納手段への格納とを行い、前記第２データ転
送手段は、前記第２デバイスと接続された第２バスと、
前記データ格納手段と接続された第２メモリバスと、前
記データ格納手段から前記第２メモリバスに取り出した
前記第３データを前記第２バスに与える第２バスブリッ
ジ部とを有し、前記第２データ転送手段は、前記第２バ
スブリッジ部を制御して、前記第２デバイスへの前記第
３データの供給を行い、前記データ格納手段は、前記第
１メモリバスと前記第２メモリバスとの双方から同時に
アクセス可能であることとすることもできる。これによ
り、メモリから第２デバイスへのデータの転送が必要な
場合に、当該データのコピーを前記データ格納手段から
当該第２デバイスに転送するが、この転送に使用するバ
スは第２メモリバス及び第２バスであるため、前記の転
送と並行して、第１バス、Ｉ／Ｏバスを使用することに
よって第１デバイスから前記メモリへのデータ転送を行
うことが可能となる。従来の一般的なデータ転送技術に
おいては、１つのメモリについて、第１デバイスからデ
ータを転送することと、第２デバイスへデータを転送す
ることとを、並行したとしても、メモリに接続されたバ
スが時分割等によって利用されるだけであり全体の処理
は、高速化できないが、本発明によれば、メモリから第
２デバイスへ転送すべきところを前記データ格納手段か
ら第２デバイスへ転送することで代替するため、メモリ
に接続されたバスの共用が起こり得ないので全体的な処
理を高速化できる。

【００２９】また、メモリを介在させて外部デバイス間
でデータをコピーするための処理を実現するためのＡＰ
の構成として、同一のメモリアドレスを指定したＲｅａ
ｄ命令とＷｒｉｔｅ命令をこの順で実行可能とした構成
は従来から用いられているが、本発明に係るデータ転送
制御装置を利用する際に、コンピュータ側のＡＰとし
て、そのまま利用可能である。即ち、本発明に係るデー
タ転送制御装置によるデータ格納手段を用いてのデータ
転送を、コンピュータにおけるＡＰやＯＳ等のプログラ
ムで特に意識する必要はないため、従来からのコンピュ
ータにおけるプログラムを基本的に書換えなくても利用
できる。また、前記データ転送制御装置は、前記データ
格納手段と前記メモリとに格納された同一内容のデータ
に関して、前記データ格納手段におけるアドレス情報
と、前記メモリにおけるアドレス情報とを対応付けて記
憶するためのアドレス情報テーブル手段を備え、前記第
１データ転送手段は、前記第１データが格納されるべき
前記メモリにおけるアドレスに関する情報を取得し、当
該第１データを格納した前記データ格納手段におけるア
ドレスに関する情報と対応付けて前記アドレス情報テー
ブル手段に格納し、前記第２データ転送手段は、前記ア
ドレス情報テーブル手段を参照することにより、前記第
２データと同一内容の前記第３データが前記データ格納
手段に格納されているか否かを判断するデータ存否判断
部を有し、前記第２データ転送手段は、前記第２デバイ
スへ前記メモリから前記第２データが転送されるべきこ
とを検出した場合において、前記データ存否判断部の前
記判断の結果が肯定的であるときには、前記データ格納
手段から前記第３データを取り出して前記第２デバイス
に前記第３データを供給し、前記データ存否判断部の前
記判断の結果が否定的であるときには、前記メモリから
前記第２データを取り出して前記第２デバイスに前記第
２データを供給することとすることもできる。これによ
り、メモリから第２デバイスへのデータの転送が必要な
場合、前記データ格納手段内に前記データと同一内容の
データが格納されているかを、簡易に確認することがで
き、全体的な処理の高速化をもたらす。

【００３０】また、前記第１データ転送手段は、前記第
１デバイスから前記メモリに前記第１データを転送すべ
き旨の前記コンピュータからの指示であって、前記メモ
リ内の転送先アドレス及び転送サイズを伴った第１指示
を受け付けることによって前記検出を行い、前記検出を
した場合に、前記第１デバイスに前記第１データを出力
させ、当該第１データを前記メモリに供給するとともに
前記データ格納手段に格納し、前記転送先アドレス及び
前記転送サイズを前記第１データを格納した前記データ
格納手段におけるアドレスに関する情報と対応付けて前
記アドレス情報テーブル手段に格納し、前記第２データ
転送手段は、前記メモリから前記第２デバイスに前記第
２データを転送すべき旨の前記コンピュータから指示で
あって、前記メモリ内における前記第２データのアドレ
ス及びサイズを伴った第２指示を受け付けることによっ
て前記検出を行い、前記検出をした場合であって、前記
データ存否判断部の前記判断の結果が肯定的であるとき
には、前記データ格納手段から前記第３データを取り出
して前記第２デバイスに供給し、前記データ存否判断部
の前記判断の結果が否定的であるときには、前記コンピ
ュータを制御し前記メモリから前記第２データを取り出
して出力させ、前記第２デバイスに前記第２データを供
給し、前記データ存否判断部は、前記第２指示に付随す
る前記アドレス及び前記サイズに基づいて前記アドレス
情報テーブル手段を参照することにより、前記第２デー
タと同一内容の前記第３データが前記データ格納手段内
に存在するか否かを判断することとすることもできる。
これにより、コンピュータは、データ転送制御装置に対
し、データ転送の指示を行うのみで、外部デバイスとメ
モリとの間でのデータ転送を行わせることができ、外部
デバイスからメモリに転送させたデータと同一のデータ
を他の外部デバイスに転送させている最中にもメモリと
接続されたバスは当該転送に用いられないので、このと
きにもコンピュータはメモリを参照更新等する各種処理
を実行することができる。

【００３１】また、前記第１データ転送手段は、前記第
１デバイスからの前記メモリに対する前記第１データの
転送を行う旨の通知であって前記メモリ内における前記
第１データの格納先のアドレス情報を伴う第１通知が、
前記第１バスに出力されたのを認識することによって前
記検出を行い、前記検出をした場合に、前記第１通知を
前記コンピュータの前記Ｉ／Ｏバスに与えるとともに前
記第１通知に付随する前記アドレス情報を、前記第１デ
ータを格納する前記データ格納手段におけるアドレスに
関する情報と対応付けて前記アドレス情報テーブル手段
に格納し、その後に前記第１デバイスから前記第１バス
に出力される前記第１データを前記コンピュータの前記
Ｉ／Ｏバスに与えるとともに前記データ格納手段に格納
し、前記第２データ転送手段は、前記第２デバイスから
の前記メモリに対する前記第２データの転送を要求する
旨の通知であって前記メモリ内における前記第２データ
のアドレス情報を伴う第２通知が、前記第２バスに出力
されたのを認識することによって前記検出を行い、前記
検出をした場合であって、前記データ存否判断部の前記
判断の結果が肯定的であるときには、前記データ格納手
段から前記第３データを取り出して前記第２バスに与
え、前記データ存否判断部の前記判断の結果が否定的で
あるときには、前記第２通知を前記コンピュータの前記
Ｉ／Ｏバスに与え、その後に前記コンピュータの前記Ｉ
／Ｏバスに出力される前記メモリからの前記第２データ
を前記第２バスに与え、前記データ存否判断部は、前記
第２通知に付随する前記アドレス情報に基づいて前記ア
ドレス情報テーブル手段を参照することにより、前記第
２データと同一内容の前記第３データが前記データ格納
手段内に存在するか否かを判断することとすることもで
きる。これにより、外部デバイス主導による外部デバイ
スとコンピュータ内部のメモリとの間でのデータ転送に
ついても、メモリに転送されたデータと同一データのメ
モリからの転送が必要となる場合には、メモリからでは
なくデータ格納手段から外部デバイスへ転送することが
でき、当該転送と全く同時にメモリへの他の外部デバイ
スからのデータ転送を行うことも可能となる。

【００３２】また、本発明に係るデータ転送制御装置
は、メモリと前記メモリに接続されたＩ／Ｏバスとを有
するコンピュータと、第１デバイスと、第２デバイスと
の間に接続されたデータ転送制御装置であって、第１メ
モリバス及び第２メモリバスと、前記第１デバイス及び
前記第２デバイスとのみデータの授受が可能であり、前
記第１メモリバス及び前記第２メモリバスと接続されて
おり、前記第１メモリバスと前記第２メモリバスとの双
方から同時にアクセス可能であり、データを格納するた
めのデータ格納手段と、前記第１デバイスと接続された
第１バスと、前記第２デバイスと接続された第２バス
と、前記第１デバイスから前記メモリへ第１データが転
送されるべきことを検出した場合に、前記第１デバイス
から前記第１バスに出力された前記第１データを前記Ｉ
／Ｏバスに与えるとともに前記第１メモリバスに与える
第１バスブリッジ部を制御して、前記第１データを前記
メモリに供給するとともに前記データ格納手段に格納す
る第１データ転送手段と、前記第１データ転送手段によ
り前記データ格納手段に前記第１データが格納された後
に、前記データ格納手段から前記第１データを前記第２
メモリバスに取り出して、前記第２メモリバスに取り出
した前記第１データを前記第２バスに与える第２バスブ
リッジ部を制御して、前記第２デバイスに前記第１デー
タを供給する第２データ転送手段とを備えることとする
こともできる。これにより、第１デバイスからメモリに
データを転送した後に、当該データを無条件で第２デバ
イスに転送するものであり、第２デバイスへの転送中に
は、第１デバイスからメモリにデータを転送することも
可能であるため、第１デバイスから第２デバイスにデー
タをコピーする必要があって、かつ、当該データをメモ
リにも格納する必要があるような場合には、当該データ
を複数に分割して転送を行えば、高速に転送ができる。

【００３３】また、前記データ転送制御装置はさらに、
前記第１データ転送手段によって前記データ格納手段に
格納された前記第１データに対し、所定の加工を行い当
該第１データの値を更新するデータ加工手段を備えるこ
ととすることもできる。これにより、第１デバイスから
メモリにデータを転送する必要があり、かつ、当該デー
タに所定の加工を行った後に第２デバイスにデータを転
送する必要がある場合に、当該データを複数に分割して
転送を行えば、高速に転送ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るコンピュータシス
テム１００の構成図である。

【図２】実施の形態１におけるＲｅａｄ命令の実行動作
を示すフローチャートである。

【図３】アドレステーブル１４の内容例を示す図であ
る。

【図４】実施の形態１におけるＷｒｉｔｅ命令の実行動
作を示すフローチャートである。

【図５】Ｒｅａｄ命令とＷｒｉｔｅ命令との動作を連続
的に行う場合における各バスの使用タイミングを示す図
である。

【図６】実施の形態２におけるＲｅａｄ命令の実行動作
を示すフローチャートである。

【図７】実施の形態２におけるＷｒｉｔｅ命令の実行動
作を示すフローチャートである。

【図８】従来のＰＣと周辺機器との一般的な接続関係を
示す構成図である。

【図９】特開平８−３０５６５８に示されたＰＣと周辺
機器との接続関係を示す構成図である。

【符号の説明】

１ ＣＰＵ ２ メインメモリ ３ ＣＰＵバス ４ ＣＰＵ−Ｉ／Ｏバスブリッジ ５ Ｉ／Ｏバス ６ Ｉ／Ｏバスブリッジ ７ Ｉ／Ｏキャッシュメモリ ８ Ｉ／Ｏバスブリッジ ９ メモリバス １０ メモリバス １１ 制御部 １４ アドレステーブル １５ Ｉ／Ｏバス １６ Ｉ／Ｏバス １７ デバイスインタフェース １８ デバイスインタフェース １９ Ｉ／Ｏデバイス ２０ Ｉ／Ｏデバイス １００ コンピュータシステム １０１ ＰＣ １０２ データ転送装置

Claims (7)

【特許請求の範囲】
1. 【請求項１】 メモリと、第１デバイスと、第２デバイ
   スとの間に接続されたデータ転送制御装置であって、 前記第１デバイス及び前記第２デバイスとのみデータの
   授受が可能であり、データを格納するためのデータ格納
   手段と、 前記第１デバイスから前記メモリへ第１データが転送さ
   れるべきことを検出した場合に、前記第１デバイスから
   出力された第１データを、前記メモリに供給するととも
   に前記データ格納手段に格納する第１データ転送手段
   と、 前記第２デバイスへ前記メモリから第２データが転送さ
   れるべきことを検出した場合であって、前記第２データ
   と同一内容の第３データが前記データ格納手段に格納さ
   れているときには、前記データ格納手段から前記第３デ
   ータを取り出して前記第２デバイスに前記第３データを
   供給し、前記第２データと同一内容のデータが前記デー
   タ格納手段に格納されていないときには、前記メモリか
   ら前記第２データを取り出して前記第２デバイスに前記
   第２データを供給する第２データ転送手段とを備え、 第１データ転送手段と第２データ転送手段とは同時に動
   作可能であることを特徴とするデータ転送制御装置。
2. 【請求項２】 前記メモリは、コンピュータの内部に存
   在し、当該コンピュータは前記メモリに接続されたＩ／
   Ｏバスを有しており、 前記データ転送制御装置は、前記コンピュータと、第１
   デバイスと、第２デバイスとの間に接続されたデータ転
   送制御装置であって、 前記第１データ転送手段は、 前記第１デバイスと接続された第１バスと、 前記データ格納手段と接続された第１メモリバスと、 前記第１デバイスから前記第１バスに出力された前記第
   １データを前記Ｉ／Ｏバスに与えるとともに前記第１メ
   モリバスに与える第１バスブリッジ部とを有し、 前記第１データ転送手段は、前記第１ブリッジ部を制御
   して、前記第１データの前記メモリへの供給と前記デー
   タ格納手段への格納とを行い、 前記第２データ転送手段は、 前記第２デバイスと接続された第２バスと、 前記データ格納手段と接続された第２メモリバスと、 前記データ格納手段から前記第２メモリバスに取り出し
   た前記第３データを前記第２バスに与える第２バスブリ
   ッジ部とを有し、 前記第２データ転送手段は、前記第２バスブリッジ部を
   制御して、前記第２デバイスへの前記第３データの供給
   を行い、 前記データ格納手段は、前記第１メモリバスと前記第２
   メモリバスとの双方から同時にアクセス可能であること
   を特徴とする請求項１記載のデータ転送制御装置。
3. 【請求項３】 前記データ転送制御装置は、 前記データ格納手段と前記メモリとに格納された同一内
   容のデータに関して、前記データ格納手段におけるアド
   レス情報と、前記メモリにおけるアドレス情報とを対応
   付けて記憶するためのアドレス情報テーブル手段を備
   え、 前記第１データ転送手段は、前記第１データが格納され
   るべき前記メモリにおけるアドレスに関する情報を取得
   し、当該第１データを格納した前記データ格納手段にお
   けるアドレスに関する情報と対応付けて前記アドレス情
   報テーブル手段に格納し、 前記第２データ転送手段は、前記アドレス情報テーブル
   手段を参照することにより、前記第２データと同一内容
   の前記第３データが前記データ格納手段に格納されてい
   るか否かを判断するデータ存否判断部を有し、 前記第２データ転送手段は、前記第２デバイスへ前記メ
   モリから前記第２データが転送されるべきことを検出し
   た場合において、前記データ存否判断部の前記判断の結
   果が肯定的であるときには、前記データ格納手段から前
   記第３データを取り出して前記第２デバイスに前記第３
   データを供給し、前記データ存否判断部の前記判断の結
   果が否定的であるときには、前記メモリから前記第２デ
   ータを取り出して前記第２デバイスに前記第２データを
   供給することを特徴とする請求項２記載のデータ転送制
   御装置。
4. 【請求項４】 前記第１データ転送手段は、 前記第１デバイスから前記メモリに前記第１データを転
   送すべき旨の前記コンピュータからの指示であって、前
   記メモリ内の転送先アドレス及び転送サイズを伴った第
   １指示を受け付けることによって前記検出を行い、 前記検出をした場合に、前記第１デバイスに前記第１デ
   ータを出力させ、当該第１データを前記メモリに供給す
   るとともに前記データ格納手段に格納し、 前記転送先アドレス及び前記転送サイズを前記第１デー
   タを格納した前記データ格納手段におけるアドレスに関
   する情報と対応付けて前記アドレス情報テーブル手段に
   格納し、 前記第２データ転送手段は、 前記メモリから前記第２デバイスに前記第２データを転
   送すべき旨の前記コンピュータから指示であって、前記
   メモリ内における前記第２データのアドレス及びサイズ
   を伴った第２指示を受け付けることによって前記検出を
   行い、 前記検出をした場合であって、前記データ存否判断部の
   前記判断の結果が肯定的であるときには、前記データ格
   納手段から前記第３データを取り出して前記第２デバイ
   スに供給し、前記データ存否判断部の前記判断の結果が
   否定的であるときには、前記コンピュータを制御し前記
   メモリから前記第２データを取り出して出力させ、前記
   第２デバイスに前記第２データを供給し、 前記データ存否判断部は、前記第２指示に付随する前記
   アドレス及び前記サイズに基づいて前記アドレス情報テ
   ーブル手段を参照することにより、前記第２データと同
   一内容の前記第３データが前記データ格納手段内に存在
   するか否かを判断することを特徴とする請求項３記載の
   データ転送制御装置。
5. 【請求項５】 前記第１データ転送手段は、 前記第１デバイスからの前記メモリに対する前記第１デ
   ータの転送を行う旨の通知であって前記メモリ内におけ
   る前記第１データの格納先のアドレス情報を伴う第１通
   知が、前記第１バスに出力されたのを認識することによ
   って前記検出を行い、 前記検出をした場合に、前記第１通知を前記コンピュー
   タの前記Ｉ／Ｏバスに与えるとともに前記第１通知に付
   随する前記アドレス情報を、前記第１データを格納する
   前記データ格納手段におけるアドレスに関する情報と対
   応付けて前記アドレス情報テーブル手段に格納し、その
   後に前記第１デバイスから前記第１バスに出力される前
   記第１データを前記コンピュータの前記Ｉ／Ｏバスに与
   えるとともに前記データ格納手段に格納し、 前記第２データ転送手段は、 前記第２デバイスからの前記メモリに対する前記第２デ
   ータの転送を要求する旨の通知であって前記メモリ内に
   おける前記第２データのアドレス情報を伴う第２通知
   が、前記第２バスに出力されたのを認識することによっ
   て前記検出を行い、 前記検出をした場合であって、前記データ存否判断部の
   前記判断の結果が肯定的であるときには、前記データ格
   納手段から前記第３データを取り出して前記第２バスに
   与え、前記データ存否判断部の前記判断の結果が否定的
   であるときには、前記第２通知を前記コンピュータの前
   記Ｉ／Ｏバスに与え、その後に前記コンピュータの前記
   Ｉ／Ｏバスに出力される前記メモリからの前記第２デー
   タを前記第２バスに与え、 前記データ存否判断部は、前記第２通知に付随する前記
   アドレス情報に基づいて前記アドレス情報テーブル手段
   を参照することにより、前記第２データと同一内容の前
   記第３データが前記データ格納手段内に存在するか否か
   を判断することを特徴とする請求項３記載のデータ転送
   制御装置。
6. 【請求項６】 メモリと前記メモリに接続されたＩ／Ｏ
   バスとを有するコンピュータと、第１デバイスと、第２
   デバイスとの間に接続されたデータ転送制御装置であっ
   て、 第１メモリバス及び第２メモリバスと、 前記第１デバイス及び前記第２デバイスとのみデータの
   授受が可能であり、前記第１メモリバス及び前記第２メ
   モリバスと接続されており、前記第１メモリバスと前記
   第２メモリバスとの双方から同時にアクセス可能であ
   り、データを格納するためのデータ格納手段と、 前記第１デバイスと接続された第１バスと、 前記第２デバイスと接続された第２バスと、 前記第１デバイスから前記メモリへ第１データが転送さ
   れるべきことを検出した場合に、前記第１デバイスから
   前記第１バスに出力された前記第１データを前記Ｉ／Ｏ
   バスに与えるとともに前記第１メモリバスに与える第１
   バスブリッジ部を制御して、前記第１データを前記メモ
   リに供給するとともに前記データ格納手段に格納する第
   １データ転送手段と、 前記第１データ転送手段により前記データ格納手段に前
   記第１データが格納された後に、前記データ格納手段か
   ら前記第１データを前記第２メモリバスに取り出して、
   前記第２メモリバスに取り出した前記第１データを前記
   第２バスに与える第２バスブリッジ部を制御して、前記
   第２デバイスに前記第１データを供給する第２データ転
   送手段とを備えることを特徴とするデータ転送制御装
   置。
7. 【請求項７】 前記データ転送制御装置はさらに、 前記第１データ転送手段によって前記データ格納手段に
   格納された前記第１データに対し、所定の加工を行い当
   該第１データの値を更新するデータ加工手段を備えるこ
   とを特徴とする請求項１〜６のいずれか１項に記載のデ
   ータ転送制御装置。