JPS63208151A - デジタルデータ処理システムのプロセッサと特殊命令プロセッサの間のインターフェイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、デジタルデータ処理システムの分野
に係る。

従来の技術 典型的なデジタルデータ処理システムは、３つの基本的
な要素、即ち、プロセッサ要素、メモリ要素及び入力／
出力要素を備えている。メモリ要素は、アドレス可能な
記憶位置に情報を記憶する。この情報は、データと、デ
ータを処理するための命令とを含んでいる。プロセッサ
要素は、１つ以上のデジタルデータ処理ユニット、即ち
「プロセッサ」を備えており、各プロセッサは、メモリ
要素から情報を転送又はフェッチし、入ってくる情報を
命令又はデータとして解釈しそして命令に基づいてデー
タを処理する。次いで、その結果がメモリ要素内のアド
レスされた位置に記憶される。

又、入力／出力要素は、システムに情報を転送したり処
理済みデータをシステムから得たりするためにメモリ要
素と通信する。入力／出力要素を構成するユニットは１
通常、プロセッサ要素によってそこに供給される制御情
報に基づいて作動する。制御情報は、入力／出カニニッ
トによって実行されるべき動作を定める。入力／出カニ
ニットによって実行される動作の少なくとも１つの種類
は、ユーザ情報、即ち、ユーザプログラムによって使用
される情報を、入力／出カニニットとメモリ要素との間
で転送することである。入力／出力要素を構成する典型
的なユニットは、例えば。

プリンタ、テレタイプライタ及びビデオディスプレイタ
ーミナルであり、又、ディスクやテープ記憶ユニットの
ような二次情報記憶装置も含む。

ディスク記憶ユニット及び時にはテープ記憶ユニットは
、入力／出力装置として働くのに加えて、メモリ要素の
一部分としても機能する。特に。

メモリ要素は、典型的に、比較的迅速にプロセッサに内
容をアクセスすることのできる主メモリを備えているが
、これは一般にコストの高い記憶装置である。近代的な
主メモリは、典型的にＭＯＳ又はバイポーラ半導体技術
を用いて実施され、１メガバイト未満から数十メガバイ
トの記憶容量を与えることができる。

発明が解決しようとする問題点 近代的なデータ処理システムにおいては、システム内で
使用できる全ての命令を実行することのできる処理ユニ
ットを１つ（システムが多プロセッサシステムの場合に
は、多数）有しているのが一般的である。然し乍ら、多
数の形式の命令、特に、一方が少数を表わしそして他方
が指数を表わすような２つの別々の部分より成る小数点
数字に基づいて演算を行なう命令を実行する場合には、
共通のプロセッサを設けてオペレーションを行なうのが
一般的である。

小数点数字は、２つの別々の部分、即ち、少数と指数と
で構成される。典型的に、各部分は、別々に処理しなけ
ればならず、然も、処理の始め及び／又は終わりには、
他の部分の値に基づいて桁移動や正規化といったオペレ
ーションをこれら部分に対して実行しなければならない
。この複雑な処理により、汎用プロセッサでは著しい時
間がかシることになる。従って、命令を迅速に実行する
ように最適化された回路を含むフローティングポイント
プロセッサと称する共通プロセッサが設けられる。

公知のシステムにおいては、フローティングポイントプ
ロセッサは５本質的には任意のものであるが、主プロセ
ツサに接続することができ、主プロセツサの回路を用い
て、処理されるべきデータを検索することができる。こ
れは、マイクロプロセッサが出現するまでは満足な解決
手段であった。然し乍ら、主プロセツサがマイクロプロ
セッサである場合には、マイクロプロセッサを、フロー
ティングポイントプロセッサを含む他の回路に接続でき
るようにするピンの数がかなり制限される。従って、フ
ローティングポイントプロセッサ専用の多数の接続部を
設けることができない。

これまで使用されている別の相互接続機構は。

フローティングポイントプロセッサがシステムの動作を
監視できるようにしそしてマイクロプロセッサがフロー
ティングポイントデータを処理するための命令を検索す
る時を注目するものである。

このような命令が検索された場合には、フローティング
ポイントプロセッサがマイクロプロセッサを作動不能に
し、命令をデコードし、必要なデータを検索し、命令を
実行し、そして処理されたデータを記憶する。然し乍ら
、この場合には、フローティングポイントプロセッサが
いつ命令が検索されるかを識別できると共に、大規模な
インターフェイス回路及び処理すべきデータを識別する
デコード回路を備えていることが必要である。更に、マ
イクロプロセッサが命令を予めフェッチする場合には、
マイクロプロセッサとフローティングポイントプロセッ
サとを整合しなければならない。

というのは、ブローティングポイント命令は、受け取っ
た際に直ちに処理されるのではなく、その前の命令が処
理された後にのみ処理されるからである。又、命令が到
着する前にプログラムが分岐する場合には、その命令が
決して実行されない。

問題点を解決するための手段 本発明は、デジタルデータ処理システムに使用する新規
なプロセッサを提供する。

このプロセッサは、フローティングポイントプロセッサ
（ＰＰＰ）に対する新規なインターフェイスを備えてい
る。このインターフェイスは、１組のＰＰＰ状態ライン
と、１組のＰＰＰデータラインとを備えており、このラ
インは、プロセッサとフローティングポイントプロセッ
サとの間で信号を搬送する。更に、フローティングポイ
ントプロセッサは、プロセッサの入力／出力バスの選択
された制御ラインとデータラインとに接続され、処理さ
れるべきオペランドデータを得ると・共に、処理済みの
データを変そうできるようになっている。プロセッサは
、フローティングポイント命令をデコードすると、これ
をＰＰＰデータラインに転送し、これと共に、命令が送
られていることを示すコードをＰＰＰ状態ラインに送信
する。

次いで、処理されるべきオペランドがフローティングポ
イントプロセッサに転送される。フローティングポイン
トプロセッサは、プロセッサの入力／出力バスの幾つか
の制御ラインを監視し、オペランドがメモリから送られ
るかプロセッサのキャッシュ又はレジスタから送られる
かを判断する。オペランドがプロセッサのキャッシュ又
はレジスタから送られる場合には、プロセッサがそのオ
ペランドを入力／出力バスに送ると共に、その時にオペ
ランドが入力／出力バスにあることを指示するコードを
ＰＰＰ状態ラインに送る。プロセッサがフローティング
ポイントプロセッサのためにメモリからオペランドを検
索し始める時には、もし入力／出力バス上のデータの幾
つかがオペランドの一部分として使用されなければ、所
要のデータ整列を示す整列コードがプロセッサによりＦ
ＰＰデータラインに送られる。フローティングポイント
プロセッサは、メモリがオペランドを返送していること
を示す制御ラインを監視する。

プロセッサが処理済みのデータをフローティングポイン
トプロセッサから検索する用意ができた時には、その作
用に対するコードがプロセッサによりＰＰＰ状態ライン
に送られる。フローティングポイントプロセッサが結果
を送信する用意ができた時には、先ず、状態コードがＰ
ＰＰデータラインを経て送信されると共に、その作用に
対するコードがＰＰＰ状態ラインに送られる。その後、
フローティングポイントプロセッサは、処理済みのデー
タを入力／出力ラインに送信すると共に、その作用に対
するコードをＰＰＰ状態ラインに送信する。

本発明は、特許請求の範囲に特に指摘する。

本発明の上記及び更に別の特徴は、添付図面を参照した
以下の詳細な説明から理解されよう。

実施例 一般的な説明 第１図を説明すれば、本発明によるデータ処理システム
は、基本的な要素として、中央処理ユニット（ＣＰＵ）
１０と、メモリ１１と、１つ以上の入力／出力サブシス
テム１２（第１図には、１つの入力／出力サブシステム
が示されている）とを備えている。バス１３は、ＣＰＵ
ｌ０と、メモリ１１と、入力／出力サブシステム１２と
を並列に相互接続する。ＣＰＵｌ０は、メモリ１１のア
ドレス可能な記憶位置に記憶された命令を実行する。命
令は、オペランドに基づいて実行されるへきオペレーシ
ョンを識別し、オペランドもメモリユニットのアドレス
可能な位置に記憶されている。命令及びオペランドは、
必要に応じてＣＰＵ１０によってフェッチされ、処理さ
れたデータはメモリ１１に記憶するために返送される。

又、ＣＰＵｌ０は、入力／出力サブシステム１２に制御
情報を送信し、これらサブシステムがメモリ１１にデー
タを送信したりメモリ１１からデータを検索したりする
といった選択された動作を実行できるようにする。この
ようなデータには、メモリ１１に送られる命令又はオペ
ランドや、或いは記憶又は表示のためにメモリ１１から
検索される処理済みのデータが含まれる。

オペレータコンソール１４は、オペレータのインターフ
ェイスとして働く。これにより、オペレータは、データ
を調べたり蓄積したり、ＣＰＵ１０の動作を停止したり
、一連の命令を通じてＣＰＵｌ０を進めたり、それに応
じたＣＰＵｌ０の応答を判断したりすることができる。

又、このコンソールにより、オペレータは、ブートスト
ラップ手順を介してシステムの動作を開始したり、デー
タ処理システム全体についての種々の診断テストを行な
ったりすることができる。

データ処理システムは、ディスク及びテープの二次記憶
ユニット、テレタイプライタ、ビデオ表示ターミナル、
ラインプリンタ、電話及びコンピュータネットワークユ
ニット、等々を含む多数の形式の入力／出カニニット２
０を備えている。

これらユニットは、全て、装置バス２１を経、１つ以上
の制御器２２を経てバス１３と通信する。

制御器２２と、これが接続された装置バス２１と、制御
器と通信する入力／出カニニット２２とによって１つの
入力／出力サブシステム１２が定められる。

メモリ１１は、バス１３及び複数のアレイ１７に直結さ
れたメモリ制御器１５を備えている。

アレイ１７は、端軸が記憶される複数のアドレス可能な
記憶位置を含んでいる。メモリ制御器１５は、ＣＰＵｌ
０又は入力／出力サブシステム１２からバス１３を経て
転送要求を受け取る。多数の形式の転送要求がバス１３
を経て送信されるが、これらは２つの一般的な分類に含
まれる。一方の分類においては、情報が記憶位置に書き
込まれ、即ち、記憶され、そして他方の分類においては
、情報が記憶位置から検索され、即ち、読み取られる。

第１図に示されたシステムは、書き込みバッファ２３も
備えており、このバッファは、バス１３及びメモリ制御
器１５に接続されていて、ＣＰＵｌ０によりメモリ１１
に向けられた書き込み転送要求をさえ切る。このシステ
ムにおいては、メモリ制御器１５は、ＣＰＵｌ０又は入
力／出力制御器２２のいずれによってバス１３を経て送
られた書き込み要求にも応答しない。特に、書き込みバ
ッファ２３は、書き込むべきデータと、そのデータを記
憶すべきアレイ１７内の位置を識別する関連アドレスと
の両方を含む書き込み情報に対してバッファ作用を果た
す。メモリ制御器が書き込み動作を受け入れることがで
きる時には、書き込みバッファがアドレス及び関連デー
タを専用バス２４を経てメモリ制御器１５に送信し、メ
モリ制御器は、アレイ１７がそのアドレスによって識別
された位置にデータを記憶できるようにする。従って、
ＣＰＵｌ０によりバス１３を経て書き込みデータを送信
するレートが、メモリ１１がそれを受け入れるには高過
ぎるようになった場合には、メモリ１１がそれらを受け
入れることができるまで書き込みバッファ２３がその要
求に対してバッファ作用を与えることができる。又、メ
モリ制御器１５は、バス１３にも直結されていて、ＣＰ
Ｕ１ｏ又は入力／出力制御器２２からの読み取り要求に
応答し、読み取ったデータをそれに返送することができ
る。

当業者に明らかなように、書き込みバッファ２３は、第
１図に示すような単一プロセッサシステムに効果的に使
用することができるが、多プロセッサシステム（図示せ
ず）に最も効果的に使用される。多プロセッサシステム
においては、メモリ１１が多数のＣＰＵ及びそれに関連
した入力／出力サブシステム１２からの読み取り及び書
き込み要求を受け取る。ＣＰＵｌ０が書き込み動作の実
行を待機することによる処理の遅れをなくすために、書
き込みバッファ２３が書き込みアドレス及びデータを受
け、ＣＰＵｌ０が処理を再開することができる。

書き込みバッファは、更に、ＣＰＵ１０からバス１３を
経て送られる読み取り要求を監視するための回路を鍔え
ている。メモリ１１にまだ転送されておらず且つバッフ
ァ作用が与えられるべきであるようなデータを示す読み
取り要求がバス１３を経て送信されたことを書き込みバ
ッファ２３が判断した場合には、その専用バス２４を介
してメモリ制御器がその要求に応答しないようにする。

そして、書き込みバッファ２３は、要求されたデータを
バス１３を介して送信し、読み取り動作を完了させる。

又、第１図に示すシステムは、システム制御回路２５も
備えており、この制御回路は、ＣＰＵ１０の制御のもと
て仲裁動作を実行し、システムに２つ以上のアクセスが
生じた場合に、バス１３への種々の入力／出力サブシス
テム１２のアクセスを調整する。

ＣＰＵｌ０は、プロセッサ３０と、任意に設けられるブ
ローティングポイントプロセッサ３１とを備えている。

典型的にそうであるように、フローティングポイントプ
ロセッサは、任意なものであって１本発明により構成さ
れたデジタルデータ処理システムにもＣＰＵｌ０にも必
ずしも存在しなくてよい。フローティングポイントプロ
セッサは、選択された形式のデータ、即ち、フローティ
ングポイントフォーマットのデータに基づいて命令を処
理するのに最適な回路を備えている。典型的に、プロセ
ッサ３０は、この同じデータを処理できるが、処理の実
行により多くの時間を必要とする。

システムに使用された１つのプロセッサ３゜の詳細な機
能ブロック図が第１Ｂ図に示されている。第１Ｂ図を説
明すれば、プロセッサ３０は、バスインターフェイス回
路３３を備えており、この回路は、バス１３の種々の制
御ライン（参照番号１３Ａで全体的に示されている）に
接続され、以下で述べるバスの種々のラインを経て信号
を送信及び受信する。又、バスインターフェイス回路は
、内部ＩＤＡＬバス３４にも接続され、このバスは、キ
ャッシュ３５、データ路３６、メモリ管理ユニット３７
及びプロセッサ制御回路４ｏとの間で信号をやり取りす
る。プロセッサ３０の一実施例についてのバスインター
フェイス回路３３は、第３図を参照して以下に述べる。

又、多数のレジスタが内部ｒＤＡＬバス３４に接続され
ており、バスインターフェイス回路３３の制御のもとで
、内部ＩＤＡＬバス３４とバス１３のＤＡＬライン５０
との間でデータを転送する。特に、バスインターフェイ
ス回路３３の制御のもとで、書き込みデータレジスタ２
５０及び書き込みアドレスレジスタ２５１は、各々、書
き込みデータと、この書き込みデータを記憶すべぎメモ
リ１１又は入力／出カニニット１２内の位置のアドレス
とを受け取る。以下に述べるように、適当な時間に、バ
スインターフェイスユニット３３は、これらレジスタの
内容をマルチプレクサ２５３を経てＤＡＬライン５ｏに
送信して書き込み動作を行なえるようにする。同様に、
バスインターフェイスユニット３３の制御のもとで、読
み取りアドレスレジスタ２５２は、読み取るべきデータ
を含む位置のアドレスを受け取る。適当な時間に、バス
インターフェイスユニット３３は、読み取りアドレスレ
ジスタ２５２の内容をマルチプレクサ２５３を経てＤＡ
Ｌライン５０に接続して読み取り動作を行なえるように
する。読み取りデータも、バスインターフェイスユニッ
ト３３の制御のもとで、入力レジスタ２５４にラッチさ
れる。バスインターフェイスユニット３３は、入力レジ
スタ２５４の内容を、ＲＣＶ　　ＤＡＴ受信データ信号
として、内部ＩＤＡＬバス３４に接続できるようにする
。

プロセッサ制御回路４０は、メモリ１１から検索したプ
ログラム命令をデコードし、次々の処理サイクルにおい
て、データ路３６がその命令の実行に必要とされる演算
及び論理動作を実行できるようにする。データ路３６は
、処理されるべきデータを記憶するための１組のレジス
タ２５５と。

処理を実行するための演算及び論理回路２５６とを備え
ている。

プロセッサ３ｏは、その一実施例においては、仮想アド
レスを使用し、仮想アドレスを物理アドレスに変換する
ための仮想アドレス変換回路３７が設けられている。こ
の仮想アドレス変換回路は、プロセッサ３０内の他の回
路、特に、データ路３６から仮想アドレスを受け取る１
組のソースレジスタ２５７と、成る変換情報を含む変換
バッファ２６０とを備えている。変換は、必要に応じて
、プロセッサ制御回路４０のもとで実行される。物理ア
ドレスは、変換回路３７からマルチプレクサ２６１を経
て内部ＩＤＡＬバス３４に接続される。

又、データ路３６は、物理アドレスも含んでおり、マル
チプレクサ２６１のための第２のソース入力も果たす。

プロセッサ制御回路４０は、マルチプレクサ２６１を制
御する。

キャッシュメモリ３５は、ＣＰＵＩ　Ｏ内の一般の情報
記憶回路である。キャッシュメモリについては、ケイ・
ハワング（Ｋ、　Ｉｌｗａｎｇ）及びエフ・ブリラグ（
Ｆ、　Ｉｌｒｉｇｇｓ）著の「コンビュータアーキテキ
チャ及び並列処理（Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅ
ｃｔｕｒｅ　ＡｎｄＰａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓ
ｉｎｇ）Ｊ　　（マグロ−ヒル、１９８４年）のセクシ
ョン２．４、第９８頁以降と、ブイ・ハマチャ（Ｖ、　
Ｈａｍａｃｈｅｒ）著の「コンピュータオーガナイゼー
ション（Ｃｏｍｐｕｔｅｒ　Ｏｒｇａｎｉｚａｔｉｏｎ
）Ｊ（マグロ−ヒル、１９８４年）セクション８．６、
第３０６頁以降とに述べられている。キャッシュメモリ
３５は、複数の記憶位置より成るデータ記憶領域３８を
備えている。このデータ記憶領域３８は、ブロックに編
成され、各ブロックは２つの記憶位置を含んでいる。各
記憶位置は、１つの情報ワード、即ち、バス１３を経て
一度に転送することのできる情報量を記憶する。１つの
特定の実施例においては、１つの情報ワードが４バイト
の。

即ち、３２個の２進デジツトの情報に対応する。

従って、各ブロックは、８バイ１〜の情報を記憶するこ
とができる。

キャッシュメモリ３５は、ヒツト／ミス論理回路２６２
を備え、これは、仮想アドレス変換回路によって発生さ
れた物理アドレスがキャッシュメモリ３５内のアドレス
に対応するかどうかを判断する。ソースレジスタ２５７
からの仮想アドレスの下位部分、一実施例では、ＶＡ　
　５ＲＣＥ（８：　３）信号は、データ記憶領域内の１
つのブロック及びそれに関連したタグ４１の入力を選択
するためにマルチプレクサ２６４を経て接続される。次
いで、ヒツト／ミス論理回路２６２は、その関連タグ４
１の入力の内容が変換された物理アドレスに一致するか
どうかを判断する。このような一致があった場合には、
ヒツト／ミス論理回路は、肯定されたＨＩＴ　（ヒツト
）信号を発生し、これはバスインターフェイスユニット
３３に送られる。バスインターフェイスユニ・ット３３
は、肯定されたＨ　Ｉ　Ｔ信号を受け取らない場合には
、通常そうであるように、バス１３を経て、アドレスさ
れた位置の内容を検索するための動作を実行することが
できる。ＨＩ　Ｔ信号が背定された場合には、バスイン
ターフェイスユニット３３は、バス１３を経て動作を実
行することができず、キャッシュデータ記憶領域３８か
らのデータをマルチプレクサ２６３を経て内部ＩＤＡＬ
バス３８に送信することができる。一般に、このような
データは、データ路３６に送信される。

当業者に明らかなように、キャッシュメモリ３５のブロ
ックに記憶される情報は、これがメモリユニット１１か
ら検索された時に、メモリユニット１１に記憶された情
報のコピーとなる。キャッシュメモリ３５の各ブロック
は、それに関連したタグ４１を有しており、その内容は
、情報がコピーされたメモリユニット１１内の位置を識
別するようにバスインターフェイス回路３６によって確
立される。更に、各ブロックは、無効フラグ４２も含ん
でおり、これは、ブロックの内容が実際にタグによって
識別された位置のコピーであるかどうか、即ち、ブロッ
クの内容が無効であるかどうかを指示するためにバスイ
ンターフェイス回路によってリセット又はクリアされる
。

キャッシュメモリ３５の一実施例においては。

データ記憶領域３８、タグ４１及びフラグ４２がダイナ
ミックメモリである。リフレッシュカウンタ２６２は、
バスインターフェイスユニット３３の制御のもとで、リ
フレッシュアドレスを発生し、これは、マルチプレクサ
２６４を経て送られて、ダイナミックメモリをリフレッ
シイする。

命令には、データ路３６内のレジスタにおけるオペラン
ドの位置を識別するか或いは仮想アドレス空間における
オペランドの位置を示すアドレスを識別する１つ以上の
オペランド識別子が含まれる。例えば、１９８０年１１
月２５日付けのダブリュー拳ディ・ストレッカ（Ｗ、　
Ｄ、　５ｔｒｅｃｋｅｒ）氏等の「可変長さの命令を実
行する中央処理ユニット（Ａ　Ｃｅｎｔｒａｌ　Ｐｒｏ
ｃｅｓｓｏｒ　Ｕｎｉｔ　Ｆｏｒ　Ｅｘｅｃｕｔｉｎｇ
Ｉｎｓｔｒｕｃｔｉｏｎｓ　Ｏｆ　Ｖａｒｉａｂｌｅ　
Ｌｅｎｇｔｈ）Ｊと題する米国特許第４，２３６，２０
６号を参照されたい。

プロセッサ制御回路４０は、データ路に関連して、オペ
ランドの位置を識別するように各オペランド識別子をデ
コードし、次いで、識別された位置からオペランドを求
めるようにする。オペランド識別子それ自体がオペラン
ドを含んでいてもよいしく即ち、オペランド識別子が「
リテラル」であってもよいし）、オペランド識別子がオ
ペランドを含むデータ路レジスタ（図示せず）の１つを
識別してもよい。

或いは又、オペランドは、プログラムの仮想メモリ空間
内の位置にあってもよく、そしてオペランド識別子は、
その位置をいかに決めるかを指示してもよい。オペラン
ドが仮想メモリ空間内にある場合には、制御回路４０は
、メモリ管理回路３７により仮想アドレスを物理アドレ
スに変換できるようにする。オペランドの物理的なアド
レスが得られた後に、バスインターフェイス３３がオペ
ランドを得る。先ず、オペランドがキャッシュメモリ３
５内にあるかどうかが決定される。オペランドがキャッ
シュメモリ内にある場合には、バスインターフェイスは
、オペランドをデータ路３６に送信する。一方、オペラ
ンドがキャッシュメモリ３５にない場合には、バスイン
ターフェイス回路３３は、バス１３を経てメモリ１１に
読み取り要求を送り、オペランドを検索する。全てのオ
ペランドが得られた後に、データ路３６は命令によって
要求されたオペレーションを実行する。

又、オペランド識別子は、処理されたデータを記憶すべ
き位置も識別する。制御回路４ｏ及びメモリ管理回路３
７は、物理アドレスを決定するために上記と同様に使用
される。処理されたデータをメモリ１１に記憶すべき場
合には、バスインターフェイス３３は、バス１３を経て
所要の書き込み動作を実行する。更に、物理アドレスが
キャッシュ３５内の適当なタグに一致する場合には、バ
スインターフェイス３３はデータをキャッシュ３５に記
憶できるようにする。

バスインターフェイスユニット３３は、バス１３を経て
のデータの転送を制御する状態マシーン２７０と、内部
ＩＤＡＬバス３４を経てのデータの転送を制御するＩＤ
ＡＬ状態マシーン２７１とを備えている。又、バスイン
ターフェイスユニットは、ＰＰＰ論理回路２７２も制御
し、この回路は、次いで、フローティングポイントプロ
セッサ３１との通信を制御する。バスインターフェイス
ユニット３３は、第３図について詳細に説明する。

バス１３を経ての動作 バス１３は、これに接続された種々のユニツト間で情報
を表わす信号を転送するための多数のラインを含んでい
る。特に、バス１３は、ＤＡＴデータ信号及びＡＤＲＳ
アドレス信号を搬送するＤＡＬ　（３１：　Ｏ）データ
アドレスライン５０を含んでいる。ＣＰＵｌ０．特に、
プロセッサ３０が転送を開始してその転送のバスマスタ
ーとなる場合には、先ず、プロセッサ３０がＤＡＬ（３
１：○）データアドレスライン５ｏを経てＡＤＲＳアド
レス信号を送信し、そしてそれと同時に、ライン５２を
経てＴＲＴＹＰＥ　（２：　Ｏ）転送形式コマンド信号
を送信する。この信号は、転送動作が読み取り動作であ
るか書き込み動作であるかを指示する。ＡＤＲＳアドレ
ス信号及びＴＲＴＹＰＥ（２：Ｏ）転送形式コマンド（
８号が安定できるに充分な短い時間の後に、プロセッサ
３０は、ライン５１のＡＤＲＳ　　ＳＴＲアドレススト
ローブ信号を肯定する。

ＡＤＲＳ　　ＳＴＲアドレスストローブ信号が肯定され
ると、バス１３に接続された他の全てのユニットは、Ａ
ＤＲＳアドレス及びＴＲＴＹＰＥ（２：Ｏ）転送形式コ
マンド信号を受け取ってデコードし、ＡＤＲＳアドレス
信号によって識別された位置を含むユニットが応答ユニ
ット、即ち、転送に対するスレーブとなる。転送動作が
書き込み動作でありそしてＡＤＲＳアドレス信号がメモ
リ１１内の位置を識別する場合には、書き込みバッファ
２３がスレーブユニットとなる。プロセッサ３０がＡＤ
ＲＳ　　ＳＴＲアドレスストローブ信号を肯定した後の
選択された時間に、プロセッサ３０は、ＡＤＲＳアドレ
ス信号及びＴＲＴＹＰＥ（２：Ｏ）転送形式コマンド信
号を各ラインから除去する。

送信されたＴＲＴＹＰＥ　（２：　Ｏ）転送形式コマン
ド信号が書き込み動作を定める場合には、マスターユニ
ットはライン５ｏを経てデータ信号を送信し、ライン５
３のＤＡＴＡ　　ＳＴＲデータストローブ信号を肯定す
る。スレーブユニットは、送信されたデータを受け取っ
て記憶する。データが記憶されると、アドレスされたユ
ニットは、エラーなく動作が完了した場合はライン５４
上のＲＤＹレディ信号を肯定し、記憶動作中にエラーが
生じた場合には、ライン５５上のＥＲＲエラー信号を肯
定する。

一方、送信されたＴＲＴＹＰＥ　（２：　０）転送形式
コマンド信号が読み取り動作を定める場合には、スレー
ブユニットは、アドレス信号によって識別された位置か
らデータを検索し、ＤＡＬ（３１：　Ｏ）データアドレ
スライン５０を経てそれらを送信しそしてライン５４を
経て肯定されたＲ　Ｄ　Ｙレディ信号を送信する。これ
に応じて、プロセッサ３０は、データを受け取り、肯定
されたＤＡＴＡ　　ＳＴＲデータストローブ信号をライ
ン５３に送信する。

読み取り又は書き込みのいずれの動作においても、スレ
ーブがＲＤＹレディ信号をｆ′ｆ定するか、又は転送中
にエラーが生じた場合にはＥＲＲエラー信号を肯定した
後、プロセッサ３０がＤＡＴＡＳＴＲデータストロ−１
４３号を否定する。次いで、スレーブユニットは、ＲＤ
Ｙレディ又はＥＲＲニラ−信号を否定し、そしてプロセ
ッサ３０は、ＡＤＲＳ　　ＳＴＲアドレスストローブ信
号を否定して転送を完了させる。

バス１３に接続されたユニットで、プロセッサ３０以外
のユニットは、バスマスターとなって、バス１３を経て
メモリ１１との転送を開始することができる。入力／出
力サブシステム１２、特に。

それらの入力／出力制御器２２は、バスマスターとなる
ことができる。バスマスターとなるために、入力／出力
制御器２２は、ライン５６のＤ　Ｍ　Ｒ直接メモリ要求
信号を１７定する。次いで、プロセッサ３０は、ライン
５７上のＤＭＧ直接メモリ許可信号を肯定し、これは、
入力／出力制御器２２によって受け取られる。この点に
おいて、入力／出力制御器は、プロセッサ３０について
上記したのと同様にメモリとの転送を開始する。入力／
出力制御器は、これが転送を完了するまで、ＤＭＲ直接
メモリ要求信号を肯定状態に維持する。従って、入力／
出力制御器は、これが多数の転送を要求する場合、それ
らの転送を完了するまで、ＤＭＲ直接メモリ要求信号を
肯定状態に維持することができる。ＤＭＲ直接メモリ要
求信号が肯定される間は、プロセッサ３０が停止状態に
あり、即ち、バス１３の種々のライン上の信号を監視す
るが、それ以外では、いかなる命令も実行しない。

システムが多数の入力／出力サブシステム１２を備えて
いる場合には、バスマスターとなる入力／出力制御器２
２によって発せられた個別の要求信号がシステム制御器
に送られ、このシステム制御器は、ＤＭＲ直接メモリ要
求信号を背定し、ＤＭＧ直接メモリ許可信号の状態を監
視する。プロセッサ３０がＤＭＧ直接メモリ許可信号を
背定した時には、システム制御器は、入力／出力制御器
２２の１つが優先順位仲裁機構に基づいてバスマスター
となることができる。

又、バス１３は、状態及び制御信号を搬送する多数の他
のラインも有している。ライン６ｏは、システムの動作
を同期するのに用いられるＣＬＫクロック信号を搬送す
る。バス１３上の種々の信号は、ＣＬＫクロック信号に
応答してタイミングどりされる。

ライン６１は、２つの機能を有するＣＣＴＬキャッシュ
制御信号を搬送する。ポール・ラビンフェルド（Ｐａｕ
ｌ　Ｒｕｂｉｎｆｅｌｄ）という名前で１９８６年９月
１２日に出願された「デジタルデータ処理システムのた
めのキャッシュ無効化プロトコル（Ｃａｃｈｅ　Ｉｎｖ
ａｌｉｄａｔｅ　Ｐｒｏｔｏｃｏｌ　ｆｏｒ　Ｄｉｇｉ
ｔａｌ　ＤａｔａＰｒｏｃｅｓｓｉｎｇ　Ｓｙｓｔｅｉ
ｉｉ）　Ｊと題する米国特許出願筒９０８．８２５号に
開示されたように、ＣＣＴＬキャッシュ制御信号は、例
えば、入力／出力制御器２２により、これがバスマスタ
ーとなってメモリ１１への書き込み動作を実行する時に
背定される。

入力／出力制御器２２は、ＤＡＬデータアドレスライン
５０にＡＤＲＳアドレス信号を送信し、ライン５２にＴ
ＲＴＹＰＥ転送形式信号を送信しそしてライン５１のＡ
ＤＲ５ＳＴＲアドレスストローブ信号を背定する間に、
ＣＣＴＬ信号を肯定する。ＣＣＴＬキャッシュ制御信号
が背定されそしてＴＲＴＹＰＥ転送形式信号がメモリ１
１への書き込み動作を指示する時には、バスインターフ
ェイス３３が全てのキャッシュ入力のタグ４１の内容を
チェックする。バス１３のＤＡＬデータアドレスライン
５ｏ上のＡＤＲ８信号がタグ４１の内容に一致する場合
には、バスインターフェイス３３がそのキャッシュブロ
ックに対してＳ状態フラグ４２をリセットする。

又、ＣＣＴＬキャッシュ制御信号は、プロセッサ３０が
、読み取り動作中に要求がなされたキャッシュ３５にデ
ータを記憶しないようにするためにも、メモリ１１によ
って背定される。これは、例えば、メモリ１３がマルチ
ボートメモリである場合、即ち、これが多数のプロセッ
サによって共有され、各プロセッサが別々のバスを経て
メモリ１１にアクセスしそして検索されるデータが全て
のプロセッサに利用できる１組のアドレス可能な記憶位
置からのものである場合に、使用される。

このようデータをキャッシュ３５に記憶させることは望
ましくない。というのは、別のプロセッサが共有された
位置の内容を更新することがあると共に、これらの更新
がバス１３を経て行なわれるものではなくプロセッサ３
０によって検出できないらかである。プロセッサ３０が
キャッシュからこのようなデータを使用した場合には、
これがメモリ内の適当な位置の内容に一致しなくなる。

ＣＣＴＬキャッシュ制御信号のこのような使用について
は、メモリ１１がＣＣＴＬキャッシュ制御信号を肯定す
ると同時に、ＤＡＬデータアドレスライン５ｏを経てデ
ータを送信し、データを除去するまでＣＣＴＬキャッシ
ュ制御信号を肯定状態に維持する。

又、バス１３は、ＣＬＲＷＲＴ　　ＢＵＦクリア書き込
みバッファ信号を搬送するライン６２も備えている。こ
のＣＬＲＷＲＴ　　ＢＵＦクリア書き込みバッファ信号
は、プロセッサ３０の外部から検出できないようなプロ
セッサ３０の内部の幾つかの状態に応答してプロセッサ
３０によって背定される。例えば、プロセッサ３０は、
プロセスの内容を切り換えさせる命令を実行する時もし
くは割込みサービスルーチン又は例外ルーチンを実行し
始める時に、ＣＬＲＷＲＴ　　ＢＵＦクリア書き込みバ
ッファ信号を肯定する。このＣＬＲＷＲＴ　　ＢＵＦク
リア書き込みバッファ信号は、プロセッサ制御回路４０
によって発生されたマイクロ命令のフィールドにより、
これら命令を実行する間に制御される。

ＣＬＲＷＲＴ　　ＢＵＦクリア書き込みバッファ信号が
肯定された時には、書き込みバッファ２３は、これがメ
モリ１１に記憶されるべきデータを含んでいるかどうか
を決定する。もし含んでいなければ、何も生じない。然
し乍ら、書き込みバッファ２３がメモリ１１に記憶され
るべきデータを含んでいる場合には、ＤＭＲ直接メモリ
要求信号を背定し、その残りのデータをメモリ１１に記
憶しようとし続ける。肯定されたＤＭＲ直接メモリ要求
信号に応答して、プロセッサは、ＤＭＧ直接メモリ許可
信号を肯定し、これは、書き込みバッファ２３によって
無視され、停止する。書き込みバッファ２３は、これに
含まれた全てのデータがメモリ１１に適切に記憶される
まで、ＤＭＲ直接メモリ要求信号を肯定状態に維持する
。記憶にエラーがなかった場合には、書き込みバッファ
２３は、ＤＭＲ直接メモリ要求信号を否定し、プロセッ
サ３０が動作を継続できるようにする。

メモリ１１への書き込み中にエラーが生じた場合には、
書き込みバッファ２３はエラーが生じたことをプロセッ
サに知らせ、プロセッサ３０がその時の内容の中のエラ
ーの位置を探してそれを修正するルーチンを実行できる
ようにする。これにより、エラーの回復が相当に簡単化
される。エラーが検出される前にプロセッサが内容を切
り換えることができる場合には、そのデータを最初に発
生した内容を判断することが困難である。内容を識別で
きれば、エラーの回復は簡単であり、従って、書き込み
バッファ２３は、その時の内容からの全てのデータがメ
モリ１１に適切に記憶されるまでプロセッサが内容を切
り換えないようにする。

フローティングポイントプロセッサ３１との藍込 プロセッサ３０は、フローティングポイントプロセッサ
３１にも接続されており、（１）フローティングポイン
ト命令のオペレーションコードをフローティングポイン
トプロセッサ３１に転送して、第２Ａ図について以下に
述べるように実行されるべき動作を指示し、（２）オペ
ランドデータをフローティングポイントプロセッサ３１
に転送できるようにして、第２Ｂ図及び第２Ｃ図につい
て述べるように処理を行なえるようにしそして（３）フ
ローティングポイントプロセッサ３１からの処理済みの
データを第２Ｄ図について述べるように得る。プロセッ
サ３０及びブローティングポイントプロセッサ３１は、
２組のライン７ｏ及び７１、即ち、ＣＰ　　５ＴＡ（１
：Ｏ）フローティングポイント状態信号を搬送するライ
ン７０と、ＣＰ　　ＤＡＴ　（５：　Ｏ）フローティン
グポイントデータ信号を搬送するライン７１とによって
相互接続される。又、フローティングポイントプロセッ
サ３１は、バス１３の多数のラインにも接続されている
。これらのラインには、ＤＡＬデータアドレスライン５
０と、ＣＬＫ信号を受け取るライン６０と、ＡＤＲ８Ｓ
ＴＲアドレスストローブ信号を受け取るライン５１と、
ＲＤＹレディ信号を受け取るライン５４と、ＥＲＲエラ
ー信号を受け取るライン５５と、ＤＭＧ直接メモリ許可
信号を受け取るライン５７とが含まれる。ＣＰ　　ＳＴ
Ａ　（１：　Ｏ）フローティングポイント状態信号及び
ＣＰ　　ＤＡＴ　（５：　Ｏ）フローティングポイント
データ信号は、ライン６０上のＣＬＫ信号と同期して送
信される。

フローティングポイントプロセッサ３１は、これがアイ
ドル状態である間に、ライン６ｏ上のＣＬＫ信号と同期
して、ライン７０及び７１上の信号の状態を繰返しサン
プリングする。ライン７１の少なくとも１つが肯定レベ
ル信号を搬送する時には、フローティングポイントプロ
セッサ３１は、これらライン上の信号及びライン７０上
の信号をラッチする。第２Ａ図を参照すれば、プロセッ
サ３０は、フローティングポイントプロセッサ３１に命
令を送信する時には、ＣＬＫクロック信号の選択された
チック数によって定められたインターバル中に、命令の
オペレーションコードの少なくとも一部分をＣＰ　　Ｄ
ＡＴ　（５：　０）７０−ティングポイントデータ信号
としてライン７１を経てフローティングポイントプロセ
ッサ３１へ送信する。上記のインターバル中に、ＣＬＫ
クロック信号の１つのチックと同期して、フローティン
グポイントプロセッサ３１は、信号をラッチして記憶す
る。このインターバルの終わりに、プロセッサ３ｏは、
ライン７ｏ及び７１からこれら信号を除去する。

ライン７１を経て送られたＣＰ　　ＤＡＴ（５：０）ブ
ローティングポイントデータ信号は、実行すべきフロー
ティングポイント演算動作及びこの動作に使用すべきオ
ペランドの数を識別するに充分なものである。ライン７
１を経て動作情報を送信するのと同時に、ライン７０を
経てＣＰ　　ＳＴＡ　（１：　Ｏ）フローティングポイ
ント状態信号として他の情報が送信され、これは、フロ
ーティングポイントの処理に関する更に別の情報を与え
る。

特に、フローティングポイントオペランドは、データ形
式と称する多数のフォーマットでエンコードされ、オペ
ランドのフォーマットに関する情報がＣＰ　　ＳＴＡ　
（１：　Ｏ）フローティングポイント状態信号としてラ
イン７０を経て送信される。

１つの実施例において、オペランドのフォーマットに関
する成る情報も、動作の情報と共にライン７１を経て送
信される。

オペレーションコードを受け取ると、フローティングポ
イントプロセッサ３１は、実行すべき動作と、要求され
るオペランドの数とを決定するためにそのオペレーショ
ンコードをデコードする。

プロセッサ３０（オペレーションコードの送信に応答す
る）及びフローティングポイントプロセッサ３１　（オ
ペレーションコードの受信に応答する）は、次いで、オ
ペランドがＤＡＬデータアドレスライン５ｏを経て転送
されるような状態に入る。

データ形式情報は、各オペランドのフォーマットをフロ
ーティングポイントプロセッサ３１に対して識別するの
に用いられる。成るオペレンドフォーマットについては
、ＤＡＬデータアドレスライン５０を経ての単一の転送
によって受け入れられる以上のビットが要求され、従っ
て、単一のオペランドを転送するのに多数の転送が必要
とされる。

従って、データ形式情報は、各オペランドを転送するの
に必要なりＡＬデータアドレスライン５０を経ての転送
の数も指示する。

オペランドは、３つのソース、即ち、メモリ１１（第１
図）、キャッシュ３５、又はデータ路３６内のプロセッ
サレジスタのうちのいずれか１つに記憶される。単一の
動作に必要とされる種々のオペランドもこれら３つのソ
ースのいずれかに記憶される。然し乍ら、単一のオペラ
ンドを転送するのにＤＡＬデータアドレスライン５０を
経て多数の転送が必要とされる場合には、全ての転送が
通常は単一のソースに対するものとなる。第２Ｂ図は、
メモリからオペランドを検索するために送信される信号
の状態を示し、第２Ｃ図は、キャッシュ３５から又はデ
ータ路３６内のレジスタからオペランドを転送するため
に送られる信号を示している。特に、第２Ｂ図及び第２
Ｃ図は、ＤＡＬデータアドレスライン５０を経て単一の
転送を行なうための信号の状態を示しており、単一のオ
ペランドに対して多数の転送が必要とされることが理解
されよう。

第２Ｂ図を参照すれば、オペランドがメモリ１１内にあ
る場合には、プロセッサ３０は、メモリ１１からの検索
を開始する。特に、プロセッサ３０は、上記したように
読み取り動作を実行し、ＡＤＲＳアドレス信号をＤＡＬ
データアドレスライン５０に供給し、ＡＤＲ３ＳＴＲア
ドレスストローブ信号を背定する。その短時間後に、プ
ロセッサ３０は、２進値０を有するＣＰ　　５ＴＡ（１
：　Ｏ）フローティングポイント状態信号をライン７０
に発生し、即ち、ＣＰ　　ＳＴＡ　（１：　Ｏ）フロー
ティングポイント状態信号の両方を否定する。更に、プ
ロセッサ３０は、ＣＰ　　ＤＡＴ（５：０）フローティ
ングポイントデータ信号をライン７１に送信し、この場
合、ＣＰ　　ＤＡＴ　（５：　４）フローティングポイ
ントデータ信号は、ＤＡＬデータアドレスライン５０を
経て送られるデータのどれほど多くをオペランドに使用
すべきかを指示するアドレス整列コードを含んでいる。

ＣＰ　ＤＡＴ　（０）フローティングポイントデータ信
号は、オペランドがＤＡＬ　（５：　Ｏ）データアドレ
スライン上の短いリテラルである場合に１？定され、さ
もなくば、ＣＰ　　ＤＡＴ　（１）フローティングポイ
ントデータ信号が肯定される。

フローティングポイントプロセッサ３１は。

第２Ａ図について上記した手順で動作情報を既に受け取
っているので、オペランドを受け取る状態にある。肯定
されたＣＰ　　ＤＡＴ　（５：　Ｏ）フローティングポ
イントデータ信号は、フローティングポイントプロセッ
サ３１に、これがバス１３の選択されたライン、特に、
ＡＤＲ３ＳＴＲアドレスス１〜ローブ信号を搬送するラ
イン５１上の信号をサンプリングすべきであることを指
示する。

フローティングポイントプロセッサ３１は、ＡＤＲ３Ｓ
ＴＲアドレスストローブ信号の肯定状態を用いて、オペ
ランドがメモリ１１から検索されているかどうかを判断
する。ＡＤＲ３ＳＴＲアドレスストローブ信号が肯定さ
れた場合には、フローティングポイントプロセッサ３１
は、背定されたＣＰ　　ＤＡＴ　（５：　Ｏ）フローテ
ィングポイントデータ信号を受信した際に、ライン５４
上のＲＤＹレディ信号がメモリ１１によって肯定される
のに応答して、ＤＡＬデータアドレスライン５０上のデ
ータ信号をラッチする。プロセッサ３０は、ＤＡＴＡ　
　ＳＴＲデータストローブ信号に応答して転送を完了す
る。

メモリ１１が肯定されたＲＤＹレディ信号ではなくて肯
定されたＥＲＲエラー信号で検索要求に応答する場合に
は、フローティングポイントプロセッサ３１は、ＤＡＬ
データアドレスライン５０上の送信されたデータ信号を
ラッチしない。プロセッサ３０は、再試み動作のような
必要なエラー回復動作を実行し、第２Ｂ図に示された動
作を繰り返す。

第２Ｃ図は、オペランドがキャッシュ３５にあるかデー
タ路３６内のレジスタにあるかに拘りなくプロセッサ３
０からフローティングポイントプロセッサ３１へのオペ
ランドの転送を理解する上で有用なタイミング図である
。いずれの場合においても、プロセッサは、ＤＡＬデー
タアドレスライン５ｏにデータ信号を供給すると共に、
第２Ｂ図について述べたものと同じエンコードを有する
ＣＰ　　ＤＡＴ　（５：　Ｏ）フローティングポイン１
へデータ信号を供給し、ＣＰ　　ＳＴＡ　（１：　Ｏ）
フローティングポイント状態信号の両方を否定する。こ
れらの信号は、ＣＬＫクロック信号の所定のチック数の
間、プロセッサ３ｏによって維持される。このインター
バル中に、フローティングポイントプロセッサ３１は、
ＤＡＬデータアドレスライン５０上の信号をラッチする
。全オペランドを転送するのにＤＡＬデータアドレスラ
イン５０を経て多数の転送が必要とされる場合には、第
２Ｃ図に示されたシーケンスが繰り返される。

全オペランドを転送するのにＤＡＬデータアドレスライ
ン５０を経て多数の転送が必要とされるようなオペラン
ドのデータ形式の場合には、プロセッサ３０、メモリ１
１及びフローティングポイントプロセッサ３１が、１つ
の完全なオペランドが転送されるまで、第２Ｂ図及び第
２Ｃ図に示す動作を繰り返す。

第２Ｂ図に示された一連の動作は、次の点を除いて、第
２Ｃ図に示された一連の動作と同様である。即ち、ＣＰ
　　ＤＡＴ　（５：　Ｏ）フローティングポイントデー
タ信号が肯定された時にＡＤＲ３ＳＴＲアドレスストロ
ーブ信号がライン５１において肯定された場合には、フ
ローティングポイントプロセッサ３１は、オペランド（
又はオペランドの一部分）がＤＡＬデータアドレスライ
ン５０上にあることを示す指示として、肯定されたＲＤ
Ｙレディ信号を使用する。然し乍ら、ＣＰＤＡＴ　（５
：　０）フローティングポイントデータ信号が背定され
た時にＡＤＲ５ＳＴＲアドレスストローブ信号が背定さ
れない場合には、フローティングポイントプロセッサ３
１は、オペランド（又はオペランドの一部分）がＤＡＬ
データアドレスライン５０上にあることを示す指示とし
て、ＣＰ　　ＤＡＴ　（５：　Ｏ）フローティングポイ
ントデータ信号の肯定状態を使用する。これら両方の場
合に、フローティングポイントプロセッサ３１は、最初
の場合はＲＤＹレディ信号を受信した後にそして第２の
場合は背定されたＣＰ　　ＤＡＴ（５：　Ｏ）フローテ
ィングポイントデータ信号を受信した後に、ライン６０
上のＣＬＫクロック信号と同期してＤＡＬデータアドレ
スライン５０上の信号をラッチする。

オペランドが転送された後に、プロセッサ３０及びフロ
ーティングポイントプロセッサ３１は、ブローティング
ポイントプロセッサ３１が結果を送信する準備ができた
時にプロセッサ３０がそれら結果を受け取る準備ができ
るような状態に入る。

第２Ｄ図は、処理済みのデータをプロセッサ３０に転送
するためにプロセッサ３０及びフローティングポイント
プロセッサ３１によって使用される一連の動作を詳細に
示したタイミング図である。

処理済みのデータは、結果が負であったかゼロであった
かとその結果に関する他の選択された事実とを示す状態
コードと、フローティングポイントプロセッサ３１によ
って実行された計算の値を表わすデジタル信号との両方
を含む。

第２Ｄ図を説明すれば、最初に、プロセッサ３０は、処
理済みのデータを受け取る用意ができたことを指示する
信号コードをライン７０及び７１に送信する。１つの実
施例においては、ＣＰＳＴＡ　（１：　Ｏ）フローティ
ングポイント状態信号が両方とも否定され、ＣＰ　　Ｄ
ＡＴ　（３）フローティングポイントデータ信号が背定
され、他の信号が否定される。その後、フローティング
ポイントプロセッサ３１は、ライン７０及び７１を経て
送信を行なう。

フローティングポイントプロセッサ３１は、処理済みの
データを転送する用意ができると、その作用に対するコ
ードを表わすＣＰ　　ＳＴＡ　（１：０）フローティン
グポイント状態信号を送信すると同時に、状態コードを
表わすＣＰ　　ＤＡＴ（５：　Ｏ）フローティングポイ
ントデータ信号を送信する。フローティングポイントプ
ロセッサ３１は、ＣＬＫクロック信号の選択されたチッ
ク数の間、これら信号を維持し１次いで、データ信号を
ＤＡＬデータアドレスライン５０に供給すると共に、そ
の作用に対するコードをライン７０及び７１に供給する
。処理済みのデータ信号を転送するためにＤＡＬデータ
アドレスライＪ５０を経て多数の転送を行なう場合には
、フローティングポイントプロセッサ３１は、ＣＬＫク
ロック信号と同期してそれらを転送する。

フローティングポイントプロセッサ３１がオペランドを
処理する間であって、その結果をプロセッサ３０に送信
してしまう前に、プロセッサ３０は、入力／出力サブシ
ステム１２がメモリ１１との転送に加わることができる
ようにＤＭＧ直接メモリ許可信号を背定する。フローテ
ィングポイントプロセッサ３１は、プロセッサ３０が処
理済みのデータを受け取る用意ができたことを指示した
後に、ライン５７の状態を監視する。フローティングポ
イントプロセッサ３１が処理済みのデータを返送する用
意ができた時にライン５７上のＤＭＧ直接メモリ許可信
号が肯定された場合には、ＤＭＧ信号が否定される後ま
でフローティングポイントプロセッサ３１が処理済みデ
ータの返送を遅らせる。

更に、例えば、メモリ１１からオペランドを検索する際
にエラーが生じた場合には、プロセッサ３ｏは、フロー
ティングポイントプロセッサ３１から処理済みのデータ
を受け取りたい旨を指示しない。プロセッサ３０は、フ
ローティングポイントプロセッサ３１の動作を中断しな
い。そうではなくて、プロセッサ３０が新たなオペレー
ションコードをフローティングポイントプロセッサ３１
に送信した時に、フローティングポイントプロセッサ３
１がそのオペレーションコードに基づいて動作する。処
理済みのデータを受け取る用意ができたことを指示する
ためにプロセッサ３ｏによってライン７０及び７１を経
て送信されるＣＰＳＴＡ　（１：　Ｏ）’フローティン
グポイント状態信号及びＣＰ　　ＤＡＴ　（５：　Ｏ）
フローティングポイントデータ信号は、フローティング
ポイントプロセッサ３１がこれら信号とオペレーション
コードとを区別できるようにするためにオペレーシコン
コードに一致してはならないことが明らかであろう。

バスインターフェイス回路３３ プロセッサ３０の一実施例におけるバスインターフェイ
ス回路３３が第３図に示されている。

第３図を参照すれば、バスインターフェイス回路３３は
、バス１３（第１Ａ図）を制御する状態マシーン２７０
と、内部のＩＤＡＬバス３４を経て動作を制御する第２
の状態マシーン２７１とを備えている。２つの状態マシ
ーン２７０及び２７１は、以下に述べるように、多数の
フラグ及び制御４８号を除けば、独立して動作し、状態
マシーン２７１が、バス１３を介して動作を行なう必要
があることを状態マシーン２７０に指示できるようにす
ると共に、状態マシーン２７０によって送られた応答信
号が状態マシーン２７１へ動作の完了を指示できるよう
にする、 内部ＩＤＡＬバス３４を制御する状態マシーン２７１は
、制御論理回路２７３によって一般的に指示されたプロ
セッサ３ｏ内の多数のソースと、バス１３のピン２７４
によって一般に指示されたバス１３上の多数のターミナ
ルと、制御回路４０（第１Ｂ図）のマイグロ命令からの
入力信号を受け取る。状態マシーン２７１は、ブローテ
ィングポイントプロセッサ３１との転送を制御する論理
回路２７２を含むプロセッサ３０内の多数の回路を制御
するための出力信号と、キャッシュ及びアドレス入力マ
ルチプレクサ２６４（第１Ｂ図）の機能を制御する多数
の信号とを送信する。更に、状態マシーン２７１からの
出力信号は、読み取り動作がベンディングであること（
これは、ＲＤＲＥＱ読み取り要求信号の状態によって指
示される）、書き込み動作がベンディングであること（
これは、ＷＲＴ　　ＲＥＱＷき込み要求信号の状態によ
って指示される）及びプロセッサ３０からブローティン
グポイントプロセッサ３１へのオペランドの転送がベン
ディングであること（これは、ＢＲＤＣ５Ｔ　　ＲＥＱ
放送要求信号の状態によって指示される）を各々示すフ
ラグ（図示せず）を含む論理回路２７Ｇを制御する。

制御論理回路２７６は、オペレーティングシステムの制
御のもとで、読み取り動作中にバス１３（第１Ａ図）を
経て受け取った成る情報をキャッシュ３５（第１Ｂ図）
に記憶すべきであるかどうか判断することができる。例
えば、オペレーティングシステムは、プロセッサ３０が
キャッシュ３５において読み取りする全ての情報を記憶
するようにプロセッサ３０を調整する。或いは又、オペ
レーティングシステムは、プロセッサの命令をキャッシ
ュ３５に記憶できなくてもよく、処理すべきデータをキ
ャッシュに記憶できるだけでよい。

然し乍ら、一般に、オペレーティングシステムは、第１
Ａ図に示されたシステムの他の部分の種々の制御レジス
タから受け取った情報をキャッシュ３５に記憶すること
ができない。制御論理回路２７６は、バス１３を経て受
け取った情報のキャッシュ記憶を制御するようにＣＡ　
Ｃ）ＴＥ　　Ａ　ＣＣキャッシュアクセス信号を調整す
る。

上記したように、プロセッサ３０の外部のユニットは、
ライン６１　（第１Ａ図）上のＣＣＴＬキャッシュ制御
信号によって転送をキャッシュ記憶すべきかどうかを制
御することもできる。

状態マシーン２７１は、直接的に、又は他の制御論理回
路（図示せず）を経て間接的に、ラッチ２５０ないし２
５２への書き込みデータ並びに読み取り及び書き込みア
ドレスのロードを制御すると共に、ピン２７４上の信号
の状態に基づいて入力データラッチ２５４からの読み取
りデータの転送も制御する。

バス１３を介しての転送を制御する状態マシーン２７０
は、ＲＤ　　ＲＥＱ読み取り要求、ＷＲＴ　　ＲＥＱ書
き込み要求及びＢＲＤＣ３Ｔ　　ＲＥＱ放送要求信号を
制御論理回路２７６から受け取ると共に、バスピン２７
４からの信号を受け取り、そしてバス１３を構成する多
数の信号の状態を制御する論理回路２７７へ送られる信
号を発生する。

更に、状態マシーン２７０は、制御論理回路２８０に送
られる信号を発生し、この論理回路は、次いで、ラッチ
２５０，２５１．２５２及び２５４とマルチプレクサ２
５３（第１Ｂ図）との動作を制御し、バス１３のＤＡＬ
データ／アドレスライン５０に信号を結合したりそこか
ら信号を受け取ったりできるようにする。読み取り動作
が完了した後に、状態マシーン２７０は、ＣＬＲＲＤＦ
ＬＡＧＳクリア読み取りフラグ信号を背定し、これは、
制御論理回路２７６がＲＤ　　ＲＥＱ読み取り要求信号
を否定できるようにする。

このような背景から、第３図に示されたバス制御回路３
３の動作について説明する。制御回路４０によって可能
とされる書き込み動作中に、ＤＭＡ　　ＯＲＷＲＴ　　
ＰＮＤ　（ＤＭＡ又は書き込みベンディング）信号が制
御論理回路２７３によって肯定されない場合には、状態
マシーン２７１は、先ず、書き込まれるべき位置のアド
レスを書き込みアドレスラッチ２５１　（第１Ｂ図）に
ロードし、その位置がキャッシュ３５　（’；ｊ５　ｌ
　Ｂ図）内に記憶されているかどうかを判断する。ＤＭ
ＡＯＲＷＲＴ　　ＰＮＤ信号が肯定された場合には、第
１Ａ図に示されたシステム内の別のユニットがバス１３
を使用しているか、或いは、状態マシーン２７１が、バ
ス１３を経てまだ転送されていない書き込みアドレス及
びデータをラッチ２５１及び２５０（第１Ｂ図）の各々
にロードできるようにしているかのいずれかである。

ＤＭＡ　　ＯＲＷＲＴ　　ＰＮＤ　（ＤＭＡ又は書き込
みベンディング）信号が背定されない場合には、書き込
みべき位置がキャッシュ内であるかどうかの判断がなさ
れる。この位置がキャッシュ内である場合には、その位
置に対応するキャッシュ３５の入力を新たなデータで更
新しなければならない。その位置がキャッシュ内である
かどうかを判断するために、状態マシーン２７１は、キ
ャッシュを読み取りできるようにするＣ　Ａ　ＣＨＥＦ
ＴＮ　（１：　Ｏ）キャッシュ機能信号と、マルチプレ
クサ２６４が仮想アドレス変換回路３７によって発生さ
れた物理アドレスを使用できるようにするＣＡＣＨＥ　
　ＡＤＲ８（１：　Ｏ）信号とを発生する。この動作中
に、ＩＤＡＬ　　ＣＡＣＨＥＸＭＩＴキャッシュ送信信
号が否定されて、キャッシュからのデータが内部データ
バス３４に接続されるのを禁止する。その位置がキャッ
シュ内である場合には、ＨＩＴ信号がアンドゲート３１
２によって肯定され、これは、制御論理回路２７３から
のＭＩＳＳ信号の状態で表わされる。

ＭＩＳＳ信号が肯定されない場合には、書き込むべき位
置がキャシュ内となる。否定されたＭＩＳＳ（３号に応
答して、状態マシーン２７１は。

キャッシュ書き込み動作を行なえるようにするＣＡＣＨ
Ｅ　　ＦＴＮ　（１：　Ｏ）キャッシュ機能信号と、マ
ルチプレクサ２６４が仮想アドレス変換回路３７からの
アドレスを使用できるようにするＣＡＣＨＥ　　ＡＤＲ
３（１：　Ｏ）キャッシュアドレス信号とを発生する。

同時に、キャッシュ入力に書き込まれるデータは、書き
込みデータラッチ（第１Ｂ図）に記憶され、制御論理回
路のフラグは、肯定されたＷＲＲＥＱ書き込み要求信号
を発生する状態にされる。この動作中に、ＭＢＯＸＳＴ
ＡＬＬ信号が肯定されて、仮想アドレス変換回路が動作
しないようにされる。

一方、Ｍ　Ｉ　Ｓ　Ｓ信号が肯定された場合には、書き
込まれるべき位置がキャッシュ内ではない。

肯定さ°れたＭＩＳＳ信号に応答して、状態マシーンは
、書き込みデータを書き込みデータラッチ２５０（第１
Ｂ図）にラッチできるようにし且つＷＲＴ　　’ＲＥＱ
信号を制御論理回路２７６によって肯定できるようにす
る。更に、ＣＡＣＨＥ　　ＡＤＲ８（１：Ｏ）キャッシ
ュアドレス信号は、リフレッシュカウンタ２６２（第１
Ｂ図）を増加しそしてマルチプレクサ２６４がフラグ４
２、タグ４１及びデータソース３８（第１Ｂ図）にアド
レスを接続してこれらをリフレッシュできるような状態
とされる。この動作中に、ＭＢＯＸ　　５ＴＡＬＬ信号
も肯定され、仮想アドレス変換回路の動作を不能にして
別の物理アドレスを発生しないようにする。

書き込み動作が完了した後に、ＤＭＡ　　０ＲＷＲＴ　
　ＰＮＤ　（ＤＡＭ又は書き込みベンディング）信号が
否定される。これにより、別のアドレス及び書き込みデ
ータをラッチ２５０及び２５１（第１Ｂ図）にロードす
ることができる。又、すフレッシュ動作も行なえるよう
にされる。

読み取り動作中に状態マシーン２７１によって実行又は
作動可能にされる動作は、要求された情報が命令である
かデータであるかそして要求された情報がキャッシュ３
５（第１Ｂ図）にあったかどうかによって左右される。

アドレスによって識別された位置がキャッシュ内にあり
且つキャッシュ入力を使用不能にするようなパリティエ
ラーがタグ４１にもデータ３８（第１Ｂ図）にもない場
合には、情報がキャッシュ内にある。読み取り動作は、
命令を検索するために必要とされ、この場合、制御論理
回路２７３は、ＩＢ　　ＲＥＱ命令バッファ要求信号を
肯定する。さもなくば、制御回路４ｏは、ＲＤ読み取り
信号を肯定する。要求された情報がキャッシュ３５内に
ない場合には。

制御論理回路２７３がＲＥＡＤ　　ＭＴＳＳ信号も肯定
する。このＲＥＡＤ　　ＭＩＳＳ信号は、第１Ｂ図に示
されたＨ　Ｉ　Ｔ信号の補数である。

制御回路４０からの肯定されたＲＤ読み取り信号又はＩ
Ｂ　　ＲＥＱ命令バッファ要求信号の肯定状態に応答し
て、状態マシーン２７１は、キャッシュの読み取りを可
能にするＣ　Ａ　ＣＩ−Ｉ　Ｅ　　Ｆ　ＴＮ　（１：　
Ｏ）キャッシュ機能信号と、マルチプレクサ２６４（第
１Ｂ図）が仮想アドレス変換論理回路３７からのアドレ
スを使用できるようにするＣＡＣＩ−ＩＥ　　ＡＤＲ３
（１：　Ｏ）キャッシュアドレス信号とを発生する。同
時に、状態マシーン２７１は、ＡＲＭ　　ＡＤＲ５ＳＴ
Ｒアームアドレスストローブ信号を肯定し、この信号は
、仮想アドレス変換回路３７からのアドレスを読み取り
アドレスラッチ２５２にロードできるようにする。

ＩＢ　　ＲＥＱ信号に応答した動作であった場合には、
状態マシーン２７１がＩＮＩＴ　　ＩＢ　　ＲＥＱ開始
命令バッファ要求信号を背定し、これにより、制御論理
回路２７３はフラグをセットすることができ、次イテ、
ＰＲＥＶ　　ＩＢ　　ＲＥＱ手前の命令バッファ要求信
号をイ？定することができる。

情報がキャッシュ３５内にある場合には、状態マシーン
２７１は、第１Ｂ図について述べたように情報をキャッ
シュから接続することができそして動作が終了する。

情報がキャッシュ３５内になくそしてＤ　Ｍ　Ａ○ＲＷ
ＲＴ　　ＰＮＤ　（ＤＭＡ又は書き込みベンディング）
信号が肯定された場合には、状態マシーン２７１は、プ
ロセッサ３ｏを肯定する５ＴＡＬＬ及びＭＢＯＸ　　５
ＴＡＬＬ信号と、リフレッシュ動作を行なえるようにす
るＣ　Ａ　ＣＨＥ　　Ａ　ＤＲ３（１：Ｏ）信号とを肯
定する。５ＴＡＬＬ信号により、読み取り動作に入る前
に書き込み動作を完了することができる。　゛ ＤＭＡ　○ＲＷＲＴ　　ＰＮＤ　（ＤＭＡ又は書き込み
ベンディング）信号が否定された場合には、読み取り動
作が行なわれる。状態マシーン２７１は、制御論理回路
２７６がＲＤ　　ＲＥＱ読み取り要求信号を１１定でき
るようにする。次いで、状態マシーン２７１は、ＣＡ　
ＣＨＥ　Ａ　Ｂ　Ｌ　Ｅ信号、ＣＣＴＬキャッシュ制御
信号、ＲＤＹレディ信号及びＥＲＲエラー信号を監視し
、読み取り動作の終了を判断する。ＣＡＣＨＥＡＢＬＥ
又はＣＣＴＬキャッシュ制御信号が情報をキャッシュ記
憶しなければならないことを指示する場合には、バス１
３を紅で１つの転送が行なわれる。一方、情報をキャッ
シュ記憶すべき場合には、キャッシュ入力の下位ワード
に対して１つそして上位ワードに対して１つの２つの転
送が必要とされる。

転送をキャッシュ記憶すべき場合に、ＲＤＹレディ信号
が受け取られた時には、ＤＡＬ　　ＰＡＲＥＲＲパリテ
ィエラー信号が肯定されず、パリティエラーが受信情報
にないことを指示するならば、状態マシーン２７１は、
マルチプレクサ２６４（第１Ｂ図）が仮想アドレス変換
回路からのアドレスを用いてキャッシュ３５内の入力を
選択できるようにすると共に、情報を選択された高ワー
ド又は低ワードのいずれかにロードできるようにする。

情報をロードすべきキャッシュ３５内のワードは、ＶＡ
　（２）仮想アドレスビットの状態によって左右される
。次いで、情報は、データ路３６　（第１Ｂ図）に接続
される。

ＤＡＬ　　ＰＡＲＥＲＲパリティエラー信号が肯定され
るか又はＥＲＲエラー信号がライン５５（第１Ａ図）上
で肯定されて、転送に加わった他のユニットによるエラ
一応答を示す場合には、ＰＲＥＶ　　ＩＢ　　ＲＥＱ手
前の命令バッファ要求信号が肯定されたかどうかに基づ
いて動作が行なりれる。もしそうであれば、制御回路４
０（第１Ｂ図）は、背定されたＩＢ　　ＦＩＬＬ　　Ｅ
ＲＲ命令命令バッファーシェラ−信号り、修正動作を行
なえることが通知される。ＰＲＥＶ　　ＩＢ　　ＲＥＱ
手前の命令バッファ要求信号が背定されない場合には、
５ＴＡＬＬ及びＭＢＯＸ　　５ＴＡＬＬ信号が肯定され
てプロセッサ３０を停止すると共に、ＴＲＡＰ　　ＲＥ
Ｑトラップ要求信号が肯定されて、プロセッサ制御回路
４０が選択された回復動作を実行できるようにする。

受け取った情報をキャッシュ記憶すべき場合及びデータ
を受け取った時にＥＲＲエラー信号もＤＡＬ　　ＰＡＲ
ＥＲＲパリティエラー信号も肯定されない場合には、状
態マシーン２７１は、第２のワードを検索してキャッシ
ュ３５に記憶できるようにする。第２のワードが適切に
受け取られた場合には、これが上記したようにキャッシ
ュ３５に記憶される。状態マシーン２７１は、マルチプ
レクサ２６４が仮想アドレス変換回路３７からのアドレ
スを使用できるようにするＣＡＣＨＥＡＤＲ３（１：　
Ｏ）キャッシュアドレス信号と、第２のワードをキャッ
シュ入力に記憶できるようにするＣＡＣＨＥ　　ＦＴＮ
　（１：　Ｏ）キャッシュ機能信号とを発生する。然し
乍ら、状態マシーン２７１は、データ路３６に情報を転
送できるようにしない。

一方、ＥＲＲエラー信号又はＤＡＬ　　ＰＡＲＥＲＲパ
リティエラー信号が１７定された場合には、ＭＩ３０Ｘ
　　５ＴＡＬＬ信号が背定されて、仮想アドレス変換回
路３７を停止すると共に、第１のワードが書き込まれた
キャッシュの入力が無効とマークされる。同時に、ＣＡ
ＣＨＥ　　ＡＤＲ３（１：０）信号は、マルチプレクサ
２６４がリフレッシュカウンタ２６２からのリフレッシ
ュアドレスを使用してキャッシュ３５の内容をリフレッ
シュすると共にカウンタを増加できるような状態にされ
る。

状態マシーン２７１は、この状態マシーンがキャッシュ
３５に情報を書き込むこともキャッシュ３５から情報を
読み取ることもできない時に、リフレッシュ動作を実行
することができる。これらの動作を行なえるようにする
ために、状態マシーン２７１は、マルチプレクサ２６４
がリフレッシュカウンタ２６２からのリフレッシュアド
レス信号を使用して゛通常のやり方で記憶回路３８，４
１及び４２（第１Ｂ図）の内容をリフレッシュできるよ
うにするＣＡＣＨＥ　　ＡＤＲ８信号を発生する。

又、状態マシーン２７１は、制御論理回路２７３から（
７）ＤＭＡ　　ＩＮＶ　　ＲＥＱ無効化要求信号に応答
してキャッシュ３５の入力を無効化できるようにする。

第１Ｂ図について上記したように、この信号は、ＣＣＴ
Ｌキャッシュ制御信号とＡＤＲ８ＳＴＲアドレスストロ
ーブ信号の両方が第１Ａ図に示すシステム内の他のユニ
ットによってイテ定された時に、これらの肯定された２
つの信号が一致するのに応答して発生される。このよう
なことは、上記他のユニットがメモリ１１とのＤＭＡ（
直接メモリアクセス）動作を実行し、従って、ＤＭＧ直
接メモリ許可信号が肯定された時に生じる。別のユニッ
トが、キャッシュ３５内に記憶されているメモリ１１内
の位置にデータを転送する場合には、キャッシュの入力
を無効とマーク付けしなければならない。第１Ｂ図を参
照すれば、ＤＭＧ及びＡＤＲ８ＳＴＲアドレスストロー
ブ信号の一致に応答して、アンドゲート４０１は、入力
データラッチ２５４が信号（この場合は、ＤＡＬデータ
アドレスライン５０上のアドレス信号である）をラッチ
できるようにする。

ＤＭＡ　　ＩＮＶ　　ＲＥＱ無効化要求信号に応答して
、状態マシーン２７１は、先ず、キャッシュ３５からの
データを内部バス３４に接続できるようにすることなく
、入力データラッチ２５４のアドレスを用いて、キャッ
シュ３５の読み取り動作を実行しようと試みる。ＭＩＳ
Ｓ信号が肯定された場合には、その位置がキャッシュ内
になく。

それ以上のことは何も生じない。

然し乍ら、ＭＩＳＳ信号が否定された場合には、入力デ
ータラッチ２５４のアドレスによって識別された位置が
キャッシュ内にあり、状態マシーンはキャッシュ無効化
動作を開始する。この場合、状態マシーンは、無効化動
作を行なえるようにするＣＡＣＨＥ　　ＦＴＮ　（Ｌ　
：　Ｏ）　キャッシュ機能信号と、マルチプレクサ２６
４が無効化において入力データラッチの内容を使用でき
るようにするＣＡＣＨＥ　　ＡＤＲ３（１：　Ｏ）　キ
ャッシュアドレス信号とを発生する。

状態マシーン２７０は、バス１３からのＣＣＴＬキャッ
シュ制御信号、ＤＭＲ直接メモリ要求信号、ＲＤＹレデ
ィ信号及びＥＲＲエラー信号と、制御論理回路２７６か
らのＲＤ　　ＲＥＱ読み取り要求信号、ＷＲＴ　　ＲＥ
Ｑ書き込み要求信号、ＢＲＤＣ３Ｔ　　ＲＥＱ放送要求
信号及びＣＡＣＨＥＡＣＣキャッシュアクセス信号と、
状態マシーン２７１からのＩＮＨＤＭＡ禁止直接メモリ
アクセス信号及びＡＲＭ　　ＲＤ　　ＲＥＱアーム読み
取り要求信号とに応答して動作する。状態マシーン２７
０が、第１Ａ図に示されたシステム内の別のユニットが
バス１３を経て転送を実行しようとしていることを示す
肯定されたＤＭＲ直接メモリ要求信号を受け取る場合に
は、Ｉ　Ｎ　ＨＤ　Ｍ　Ａ禁止Ｄ　Ｍ　Ａ又はＢＲＤＣ
８Ｔ　　ＲＥＱ放送要求信号が肯定されない限り、ＤＩ
Ｓ　　ＤＭＧディスエイプル直接メモリ許可信号を否定
し、これが、次いで、制御論理回路２７７を作動可能に
し、ＤＭＧ直接メモリ許可イコ号を肯定できるようにす
る。肯定されたＤＭＧ直接メモリ許可信号により、別の
ユニットはバス１３を介して転送を行なうことができる
。更に、状態マシーン２７０は、ＤＡＴＡ　　ＩＮ信号
を１７定し、これにより、ＤＡＬ制御論理回路２８０が
作動可能にされて、ＤＡＬデータ／アドレスライン５０
を調整し、システム内の他のユニットがこれらを使用で
きるようにされる。又、状態マシーン２７０は、ＴＲｌ
−５ＴＡＴＥ　　ＳＴＲ信号を肯定し、制御論理回路２
７７を作動可能にし、他のユニットが、ＤＡＴＡ　　Ｓ
ＴＲデータストローブ、ＡＤＲ３ＳＴＲアドレスストロ
ーブ及びＲＴ　　ＴＹＰＥ転送形式信号を使用できるよ
うにする。

或いは又、システム内の他のユニットがバス１３を経て
転送を実行しない場合には、状態マシーン２７０は、制
御論理回路２７ＧからのＲＤＲＥＱ、ＷＲＴ　　ＲＥＱ
及びＢＲＤＣ８Ｔ　　ＲＥＱ信号に応答してバス１３を
経て転送を行なえるようにする。ＷＲＴ　　ＲＥＱ’＆
き込み要求信号が１７定されて、ラッチ２５１及び２５
０（第１Ｂ図）の各々書き込みアドレス及び書き込みデ
ータを指示する場合には、ＤＭＲ信号が肯定されないな
らば、状態マシーン２７ｏは、ＤＡＬ　　Ｃ０ＮＴ（１
：　０）（ＤＡＬ内容）信号を発生し、これにより、マ
ルチプレクサ２５３は、ラッチ２５１からＤＡＬデータ
／アドレスライン５ｏに書き込みアドレスを接続できる
ようにする。これと同時に。

状態マシーン２７０は、ＡＤＲ３ＳＴＲＥＮアドレスス
トローブイネーブル信号を肯定し、これにより、制御論
理回路２７７は、ＡＤＲ８ＳＴＲアドレスストローブ信
号を′ｉ−７定することができる。

次イテ、状態？シーン２７０は、ＤＡＬ　　Ｃ０ＮＴ　
（１：　０）（ＤＡＬ内容）信号を発生し、これにより
、マルチプレクサ２５３は、書き込みデータラッチ２５
０の内容をＤＡＬデータ／アドレスライン５０に接続す
ることができる。同時に、状態マシーン２７０は、ＤＡ
ＴＡ　　ＳＴＲＥＮデータストローブイネーブル信号を
肯定し、これにより、制御論理回路２７７は、ＤＡＴＡ
　　ＳＴＲデータストローブ信号を肯定することができ
る。

その後、状態マシーンは、ＲＤＹレディ又はＥＲＲエラ
ーイａ号が肯定されるまで待機する。肯定されたＲＤＹ
信号を受け取った場合には、ΔＤＲ３ＳＴＲＥＮアドレ
スストローブイネーブル信号及びＤＡＴＡ　　ＳＴＲＥ
Ｎデータス１〜ローブイネーブル信号を否定することに
よって動作が終了され、これにより、制御論理回路２７
７は、ＡＤＲ５ＳＴＲアドレスストローブ信号及びＤＡ
ＴＡ　　ＳＴＲデータストローブ信号を各々否定するこ
とができそして制御論理回路２７６は、ＷＲＴＲＥＱ信
号を否定できるようにされる。・一方、肯定されたＥＲ
Ｒエラー信号が受信された場合には、状態マシーン２７
０は、再試みを実行し、ＤＡＬ　　Ｃ０ＮＴ　（１：　
０）（ＤＡＬ内容）信号を発生する。これにより、マル
チプレクサ２５３は、ラッチ２５０からの書き込みデー
タ信号をＤＡＬデータ／アドレスライン５０に接続する
ことができる。

ＲＤＹレディ信号及びＥＲＲエラー信号が両方とも背定
された場合には、再試みが通知され、転送が再び試みら
れる。

他の動作が何等生じない場合には、状態マシーン２７０
は、ＤＡＬ　　Ｃ０ＮＴ　（１：　０）（ＤＡＬ内容）
信号を発生し、これにより、マルチプレクサ２５３は、
読み取りアドレスラッチ２５２の内容をＤＡＬデータ／
アドレスライン５０に接続することができる。これによ
り、状態マシーン２７０は、他の信号及び状態によって
読み取り動作を行なえるようになった時に読み取り動作
を迅速に開始することができる。読み取り動作中に、Ｒ
Ｄ　　ＲＥＱ読み取り要求信号が肯定された場合には、
状態マシーン２７０は、ＡＤＲ３５ＴＲＥＮアドレスス
トロ一ブイネーブル信号を背定し、これにより、制御論
理回路２７７は、ＡＤＲ５ＳＴＲアドレスストローブ信
号を肯定することができる。次いで、状態マシーン２７
０は、ＤＡＴＡ　　ＩＮデータ入力信号を肯定し、これ
により、制御論理回路２８０は、ＤＡＬデータ／アドレ
スライン５０を調整し、システム内の他のユニットがこ
れらを使用できるようにする。これと同時に。

状態マシーンは、ＤＡＴＡ　　ＳＴＲＥＮデータススト
ローブイネーブル信号を肯定し、これにより、制御論理
回路２７７は、ＤＡＴＡ　　ＳＴＲデータストローブ信
号を肯定することができる。

次の動作は、ＣＡＣＨＥ　　ＡＣＣキャッシュアクセス
信号が制御論理回路２７６によって肯定されるかどうか
によって左右される。この信号が肯定される場合には、
検索されるデータがキャッシュにあり、従って、バス１
３を経て２つのワードが読み取られる。一方、ＣＡＣＨ
Ｅ　　ＡＣＣキャッシュアクセス信号が肯定されない場
合には。

検索されろデータがキャッシュになく、１ワードのみが
バス１３を経て読み取られる。ＣＡＣＨＥＡＣＣキャッ
シュアクセス信号が背定されない場合には、状態マシー
ン２７ｏは、ＲＤ　　ＤＡＴＡＬＡＴ読み取りデータラ
ッチ信号を肯定し、これが肯定されると、入力ラッチ２
５４（第１Ｂ図）はＤＡＬデータ／アドレスライン５０
を経て信号を受け取ることができる。ＲＤ　　ＤＡＴＡ
　　ＬＡＴ読み取りデータラッチ信号がその後否定され
ると、入力ラッチによって信号がラッチされる。状態マ
シーン２７０は、ＥＲＲエラー信号が否定された場合に
は肯定されたＲＤＹレディ（８号に応答してＲＤ　　Ｄ
ＡＴＡ　ＬＡＴ読み取りデータラッチ信号を否定し、Ｃ
ＬＲＲＤ　　ＦＬＡＧＳクリア読み取りフラグ信号を背
定する。背定されたＣＬＲＲＤ　　ＲＥＱ信号に応答し
て、制御論理回路２７６は、ＲＤ　　ＲＥＱ読み取り要
求信号を否定する。

一方、ＣＡ　ＣＨＥ　　Ａ　ＣＣキャッシュアクセス信
号が肯定された場合には、上記したように読み取り動作
が実行される。データが入力データラッチにラッチされ
た時にＣＣＴＬキャッシュ制御信号が肯定されない場合
には、第２の動作も実行される。一方、ＣＣＴＬキャッ
シュ制御信号が肯定されて、その転送に加わった他のユ
ニットがデータのキャッシュ記憶を除外していることを
示す場合には、第２の動作が実行されない。

状態マシーン２７１は、ＩＮＨＤＭＡ禁止直接メモリア
クセス信号を使用して、状態マシーン２７０が他のユニ
ットからのＤＭＲ直接メモリ要求信号の受信に応答して
ＤＭＧ直接メモリ許可イａ号を肯定しないようにする。

ＩＮＨＤＭＡ禁止直接メモリアクセス信号は、フローテ
ィングポイントプロセッサ３１（第１Ａ図）との成る転
送中に肯定される。

制御回路４０からのＲＤ　　ＢＲＤＣ５Ｔ読み取り放送
及びＢＡＳＩＣＢＲＤＣＳＴ基本放送信号は、状態マシ
ーン２７１がキャッシュ３５又はデータ路３６内のレジ
スタ２５５（第１Ｂ図）からフローティングポイントオ
ペランド情報を転送できるようにする。制御論理回路２
７６は、ＢＲＤＣ５Ｔ　　Ｒ−ＥＱ放送要求信号を肯定
できるようにされ、次いで、状態マシーン２７０が上記
したようにこの情報を転送できるようにする。又、状態
マシーン２７１は、制御論理回路２７３がフラグをセラ
１−シてＦＰＰ　　ＰＮＤフローティングポイントプロ
セッサペンディング信号を肯定する。

状態マシーン２７１は、ＳＩＧ　　ＦＰＰ信号フローテ
ィングポイントプロセッサ信号を肯定し、フローティン
グポイントプロセッサ３１からフローティングポイント
動作の結果を受け取る用意ができたことをＰＰＰインタ
ーフェイス回路２７２に指示する。上記したように、状
態コードがレディである時には、インターフェイス回路
２７２がＣＰ　　ＯＫ倍信号肯定し、結果のデータがレ
ディである時には、ＣＰ　　ＲＤＹレディ信号をイ？定
する。

ＣＰ　　ＲＤＹレディ信号に応答して、状態マシーン２
７１は、状態マシーン２７０が結果のデータを受け取る
ことができるようにする。フローティングポイン１−プ
ロセッサ３１がエラーを指示する場合には、インターフ
ェイス回路２７２がＣＰＥＲＲエラー信号を肯定する。

ＣＰ　　ＯＫ、ＣＰＲＤＹ又はＣＰ　　ＥＲＲ信号に応
答して、状態マシーン２７１は、ＦＰＰ　　ＰＮＤフロ
ーティングポイントプロセッサペンディング信号を制御
するフラグをリセットして、信号を否定できるようにす
る。

バスインターフェイス回路３３は、多数の効果を発揮す
る。先ず、第１に、各々が別々の動作を制御すると共に
フラグを介して通信する２つの状態マシーン２７０及び
２７１を使用することにより、回路が著しく簡単化され
る。

更に、状態マシーン２７１は、キャッシュ３５をリフレ
ッシュすることができ、ダイナミックメモリエレメント
を使用できるようにする。これにより、キャッシュの物
理的なサイズが減少されるか又はこれまでの場合と同じ
領域内により多くのキャッシュ記憶容量を容易に与える
ことができる。

更に、バスインターフェイス回路３３は、キャッシュデ
ータを検索する際に、先ず、プログラムによって必要と
されるデータを検索し、次いで、キャッシュ入力に記憶
するための他のワードを検索する。公知のシステムでは
、データワードは、メモリに記憶された順に検索され、
従って、最初のデータワードは、必ずしもプログラムに
よって直ちに必要とされるものではない。これにより、
処理の続行は、第２のワードが検索されるまで遅延され
た。

更に、バスインターフェイス回路３３は、書き込み動作
がベンディングされている間に読み取りアドレスが発生
されて読み取りアドレスラッチ２５２にラッチされる程
度まで読み取り動作を開始することができる。読み取り
動作は、ベンディングの書き込み動作が完了するまで終
わらず、書き込み動作が完了した時には、読み取りアド
レスを直ちに送信することができる。

更に、バスインターフェイス回路は、プロセッサ３０に
読み取り動作が設定されたか書き込み動作が設定された
かに拘りなく、第１Ａ図に示されたシステムの他のユニ
ットにより実行される直接メモリアクセス動作によって
キャッシュ入力を無効化することもできる。即ち、キャ
ッシュ入力の無効化動作は、入力ラッチ２５４に受け取
られたＤＭＡアドレスに応答して行なうことができ、一
方、書き込みデータ及び書き込みアドレスは、各々のラ
ッチ２５１及び２５０（第１Ｂ図）にラッチされ、読み
取りアドレスはラッチ２５２にラッチされる。これによ
り、無効化プロセスが簡単化される。

以上の説明は、本発明の特定の実施例に限定された。然
し乍ら、本発明に変更及び修正を加えても本発明の効果
の幾つか又は全部が達成されることが明らかであろう。

それ故、本発明の真の精神及び範囲内に入るこのような
全ての変更及び修正は特許請求の範囲内に！ｇ４羅され
るものとする。

【図面の簡単な説明】

第１Ａ図は、本発明によるデジタルデータ処環システム
の一般的なブロック図そして第１Ｂ１４は、第１Ａ図に
示されたシステムに用いられるプロセッサの編成ブロッ
ク図、 第２図は、第２Ａ図ないし第２Ｄ図で構成されるもので
あって、本発明を理解するのに有用なタイミング図、そ
して 第３図は、システムの他の部分との転送を制御する回路
に特に関連した第１Ｂ図のプロセッサの一部分を詳細に
示すブロック図である。 １０・・・中央処理ユニット（ｃｐｕ）１１・・・メモ
リ １２・・・入力／出力サブシステム １３・・・バス １４・・・オペレータコンソール １７・・・メモリアレイ ２０・・・入力／出カニニット ２１・・・装置バス　　　２２・・・制御器２３・・・
書き込みバッファ ２４・・・専用バス ２５・・・システム制御回路 ３０・・・プロセッサ ３１・・・フローティングポイントプロセッサ３３・・
・バスインターフェイスユニット３５・・・キャッシュ ３６・・・データ路 ３７・・・メモリ管理ユニット ４０・・・プロセッサ制御回路 図＝２＋″ご（、ｌ、　Ｓ、二大更なし）ＰＰＰオブコ
ード転送 ＣＰ　５ＴＡ（プロで・ソサ）　　　　　　　　デー２
タイプＣＰＤＡＴ＋プロセ７カ　　　　　　オベレーン
ヨンＲＣＩＹ　（メモリ） ＳＴＲｆブＯセッサつ プロｔｙすへのＰＰＰ結果 ＤＡＬ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　Ｗ５寒ＣＦＰＰ）手続補正書（方式） ％式％ １、事件の表示　　昭和６２年特許願第２４３５３１号
３、補正をする者 事件との関係　　出願人 ４、代理人

Claims (20)

【特許請求の範囲】
1. （１）データ転送ライン、状態転送ライン及び情報転送
   ラインを含むバスによって相互接続されている中央処理
   ユニット及び補助的な処理ユニットを具備し、上記補助
   的な処理ユニットは、オペレーションコードを各々含ん
   でいる選択された命令を、各命令によって識別された情
   報に基づいて実行するものであり、上記中央処理ユニッ
   ト及び補助的な処理ユニットの両方は、 ｉ）上記オペレーションコード及び処理されるべきデー
   タに関連した情報より成る上記データを上記データ転送
   ラインを経て繰返し転送するために上記データ転送ライ
   ンに接続されたデータ転送手段と、 ｉｉ）上記情報転送ラインを経て情報の転送を行なえる
   ように上記情報転送ラインに接続された情報転送手段と
   、 ｉｉｉ）上記状態ラインを経て状態信号を転送するため
   に上記状態転送ラインに接続された状態転送手段とを備
   えており、更に、 Ａ）上記中央処理ユニットは、各々のデータ転送手段、
   情報転送手段及び状態転送手段に接続されていて、上記
   補助的な処理ユニットによって処理されるべき選択され
   た命令の受信に応答して、繰返し（１）上記データ転送
   手段が上記オペレーションコードを上記補助的な処理ユ
   ニットに転送できるようにし、（２）上記情報転送手段
   及び上記データ転送手段が処理されるべき情報を上記補
   助的な処理ユニットに転送できるようにし、（３）上記
   状態転送手段が、上記補助的な処理ユニットに、処理済
   みの情報を受け取る用意ができたことを指示できるよう
   にしそして（４）上記データ転送手段及び上記情報転送
   手段が上記状態転送手段による信号の受信に応答して処
   理済みの情報を受け取ることができるようにするための
   制御手段を備えており、そして Ｂ）上記補助的な処理ユニットは、各々のデータ転送手
   段、情報転送手段及び状態転送手段に接続されていて、
   繰返し（１）上記データ転送手段が上記処理ユニットか
   らオペレーションコードを受け取ることができるように
   し、（２）上記情報転送手段及びデータ転送手段が処理
   されるべき情報を受け取ることができるようにしそして
   （３）上記データ転送手段及び情報転送手段が、上記処
   理ユニットが結果を受け取る用意ができたことを指示す
   る信号を上記状態転送手段で受信するのに応答して処理
   済みの情報を送信できるようにするための制御手段を備
   えていることを特徴とするデジタルデータ処理システム
   。
2. （２）補助的な処理ユニットを含むデジタルデータ処理
   システムに使用するための中央処理ユニットであって、
   この中央処理ユニット及び補助的な処理ユニットは、デ
   ータ転送ライン、状態転送ライン及び情報転送ラインを
   含むバスによって相互接続されており、上記補助的な処
   理ユニットは、オペレーションコードを各々含む選択さ
   れた命令を各命令によって識別されたデータに基づいて
   実行するものであり、上記処理ユニットは、 ｉ）上記オペレーションコード及び処理されるべき情報
   に関連した情報を上記データ転送ラインを経て繰返し転
   送するために上記データ転送ラインに接続されたデータ
   転送手段と、 ｉｉ）処理されるべき情報を上記情報転送ラインを経て
   転送できるようにすると共に処理済みの情報を受け取る
   ために上記情報転送ラインに接続された情報転送手段と
   、 ｉｉｉ）上記状態ラインを経て状態信号を転送するため
   に上記状態転送ラインに接続された状態転送手段と ｉｖ）上記データ転送手段、情報転送手段及び状態転送
   手段に接続されていて、上記補助的な処理ユニットによ
   って処理されるべき選択された命令の受信に応答して、
   繰返し（１）上記データ転送手段が上記オペレーション
   コードを上記補助的な処理ユニットに転送できるように
   し、（２）上記情報転送手段及び上記データ転送手段が
   処理されるべき情報を上記補助的な処理ユニットに転送
   できるようにし、（３）上記状態転送手段が、上記補助
   的な処理ユニットに、処理済みの情報を受け取る用意が
   できたことを指示できるようにしそして（４）上記デー
   タ転送手段及び上記情報転送手段が、上記補助的な処理
   ユニットから上記状態転送手段により信号を受信するの
   に応答して処理済みの情報を受け取ることができるよう
   にするための制御手段とを具備することを特徴とする中
   央処理ユニット。
3. （３）中央処理ユニットを含むデジタルデータ処理シス
   テムに使用する補助的な処理ユニットであって、上記中
   央処理ユニット及び補助的な処理ユニットは、データ転
   送ライン、状態転送ライン及び情報転送ラインを含むバ
   スによって相互接続されており、上記補助的な処理ユニ
   ットは、オペレーションコードを各々含む選択された命
   令を各命令によって識別されたデータに基づいて実行す
   るものであり、上記補助的な処理ユニットは、ｉ）上記
   オペレーションコード及び処理されるべきデータに関連
   した情報を上記データ転送ラインを経て繰返し受け取る
   ために上記データ転送ラインに接続されたデータ転送手
   段と、 ｉｉ）処理されるべき情報を上記情報転送ラインを経て
   受け取ると共に処理済みの情報を上記情報転送ラインを
   経て送信するために上記情報転送ラインに接続された情
   報転送手段と、 ｉｉｉ）上記状態ラインを経て状態信号を転送するため
   に上記状態転送ラインに接続された状態転送手段と ｉｖ）上記データ転送手段、情報転送手段及び状態転送
   手段に接続されていて、繰返し（１）上記データ転送手
   段が上記処理ユニットからオペレーションコードを受け
   取ることができるようにし、（２）上記情報転送手段及
   びデータ転送手段が処理されるべき情報を受け取ること
   ができるようにしそして（３）上記データ転送手段及び
   情報転送手段が、上記処理ユニットが結果を受け取る用
   意ができたことを指示する信号を上記状態転送手段で受
   信するのに応答して処理済みの情報を送信できるように
   するための制御手段とを備えていることを特徴とする補
   助的な処理ユニット。
4. （４）上記中央処理ユニットの制御手段は、Ａ）上記補
   助的な処理ユニットによって処理されるべき命令を受信
   するのに応答して上記データ転送手段が上記データ転送
   ラインを経て上記補助的な処理ユニットに上記オペレー
   ションコードを転送できるようにするための中央処理ユ
   ニットのデータ転送制御手段と、 Ｂ）上記中央処理ユニットのデータ転送制御手段、上記
   中央処理ユニットの情報転送手段及び上記中央処理ユニ
   ットのデータ転送手段に接続されていて、上記中央処理
   ユニットの情報転送手段及び上記中央処理ユニットのデ
   ータ転送手段が、上記補助的な処理ユニットへの上記オ
   ペレーションコードの送信に続いて、処理されるべき情
   報を上記補助的な処理ユニットへ転送できるようにする
   ための中央処理ユニットの情報転送制御手段と、Ｃ）上
   記中央処理ユニットの情報転送制御手段及び上記中央処
   理ユニットの状態転送手段に接続されていて、上記中央
   処理ユニットの状態転送手段が、上記中央処理ユニット
   の情報転送制御手段に応答して結果を受け取る用意がで
   きたという指示を上記補助的な処理ユニットに送信でき
   るようにし、処理されるべき情報を上記補助的な処理ユ
   ニットに首尾よく転送できるようにすると共に、上記補
   助的な処理ユニットからイネーブル信号を受け取るため
   の中央処理ユニットの状態転送制御手段と、 Ｄ）上記中央処理ユニットの状態転送制御手段、上記中
   央処理ユニットのデータ転送手段及び上記中央処理ユニ
   ットの情報転送手段に接続されていて、上記中央処理ユ
   ニットの状態転送手段による上記イネーブル信号の受信
   に続いて処理済み情報の受信を制御するための中央処理
   ユニットの処理済み情報転送制御手段とを備えている特
   許請求の範囲第１項に記載のシステム。
5. （５）上記命令は、更に、データ形式情報を含み、上記
   中央処理ユニットの制御手段は、更に、上記中央処理ユ
   ニットの状態転送手段に接続された中央処理ユニットの
   データ形式転送制御手段であって、上記中央処理ユニッ
   トのデータ転送手段が上記命令からのオペレーションコ
   ードを上記データ転送ラインを経て転送するのと同時に
   上記中央処理ユニットの状態転送手段が命令からのデー
   タ形式情報を上記状態転送ラインに転送できるようにす
   るためのデータ形式転送制御手段を備えている特許請求
   の範囲第４項に記載のシステム。
6. （６）上記中央処理ユニットは、命令に応答して処理さ
   れるべき情報を記憶するための情報ソースを備え、この
   情報ソースは、上記中央処理ユニットの情報転送手段及
   び上記中央処理ユニットの情報転送制御手段に接続され
   、上記中央処理ユニットの情報転送制御手段は、上記情
   報ソースが処理されるべき情報を上記中央処理ユニット
   の情報転送手段に転送して上記補助的な処理ユニットに
   送信できるようにするための手段を備えている特許請求
   の範囲第４項に記載のシステム。
7. （７）処理されるべき情報を記憶するための情報記憶手
   段を更に備え、この情報記憶手段は、情報の検索を制御
   する検索制御信号を受け取るように上記バスに接続され
   、上記情報記憶手段は、上記バスの情報転送ラインを経
   て検索した情報を送信し、上記中央処理ユニットの情報
   転送手段は、上記情報記憶手段からの情報の検索を開始
   させる手段を備えている特許請求の範囲第４項に記載の
   システム。
8. （８）上記情報記憶手段は、情報を記憶するためにアド
   レスによって各々識別される複数のアドレス可能な記憶
   位置を備え、上記バスは、アドレス制御信号ライン、確
   認信号ライン及び情報転送制御信号ラインを含むバス制
   御信号の転送ラインを含んでおり、 Ａ）上記情報記憶手段は、上記バスから上記アドレス及
   び上記アドレス制御信号を受信すると共に上記アドレス
   によって識別された位置からの情報を上記情報転送ライ
   ンに送信しそしてその後確認信号を上記確認信号ライン
   に送信する手段を備え、 Ｂ）上記中央処理ユニットの情報転送制御手段は、更に
   、上記中央処理ユニットの情報転送手段がアドレス及び
   アドレス制御信号を上記アドレス制御信号ラインに送信
   できるようにする手段を備えており、そして Ｃ）上記補助的な処理ユニットの情報転送手段は、更に
   、上記確認信号の受信に応答して上記情報転送ラインか
   ら情報を受け取るように上記確認信号ラインに接続され
   ている特許請求の範囲第７項に記載のシステム。
9. （９）上記情報記憶手段は、エラーに応答してエラー信
   号転送ラインにエラー信号を送信し、上記補助的な処理
   ユニットの情報転送手段は、エラー信号の受信に応答し
   て上記情報転送ラインを経て送られる情報を無視する特
   許請求の範囲第８項に記載のシステム。
10. （１０）上記中央処理ユニットのデータ転送制御手段は
    、上記中央処理ユニットのデータ転送手段が処理される
    べき情報を上記補助的な処理ユニットへ転送するのと同
    時に上記データ転送ラインに整列コードを転送できるよ
    うにする手段を更に備えている特許請求の範囲第４項に
    記載のシステム。
11. （１１）上記中央処理ユニットの制御手段は、Ａ）上記
    補助的な処理ユニットによって処理されるべき命令を受
    信するのに応答して上記データ転送手段が上記データ転
    送ラインを経て上記補助的な処理ユニットに上記オペレ
    ーションコードを転送できるようにするための中央処理
    ユニットのデータ転送制御手段と、 Ｂ）上記中央処理ユニットのデータ転送制御手段、上記
    中央処理ユニットの情報転送手段及び上記中央処理ユニ
    ットのデータ転送手段に接続されていて、上記中央処理
    ユニットの情報転送手段及び上記中央処理ユニットのデ
    ータ転送手段が、上記補助的な処理ユニットへの上記オ
    ペレーションコードの送信に続いて、処理されるべき情
    報を上記補助的な処理ユニットへ転送できるようにする
    ための中央処理ユニットの情報転送制御手段と、Ｃ）上
    記中央処理ユニットの情報転送制御手段及び上記中央処
    理ユニットの状態転送手段に接続されていて、上記中央
    処理ユニットの状態転送手段が、上記中央処理ユニット
    の情報転送制御手段に応答して結果を受け取る用意がで
    きたという指示を上記補助的な処理ユニットに送信でき
    るようにし、処理されるべき情報を上記補助的な処理ユ
    ニットに首尾よく転送できるようにすると共に、上記補
    助的な処理ユニットからイネーブル信号を受け取るため
    の中央処理ユニットの状態転送制御手段と、 Ｄ）上記中央処理ユニットの状態転送制御手段、上記中
    央処理ユニットのデータ転送手段及び上記中央処理ユニ
    ットの情報転送手段に接続されていて、上記中央処理ユ
    ニットの状態転送手段による上記イネーブル信号の受信
    に続いて処理済み情報の受信を制御するための中央処理
    ユニットの処理済み情報転送制御手段とを備えている特
    許請求の範囲第２項に記載の中央処理ユニット。
12. （１２）上記命令は、更に、データ形式情報を含み、上
    記中央処理ユニットの制御手段は、更に、上記中央処理
    ユニットの状態転送手段に接続された中央処理ユニット
    のデータ形式転送制御手段であって、上記中央処理ユニ
    ットのデータ転送手段が上記命令からのオペレーション
    コードを上記データ転送ラインを経て転送するのと同時
    に上記中央処理ユニットの状態転送手段が命令からのデ
    ータ形式情報を上記状態転送ラインに転送できるように
    するためのデータ形式転送制御手段を備えている特許請
    求の範囲第１１項に記載の中央処理ユニット。
13. （１３）命令に応答して処理されるべき情報を記憶する
    ための情報ソースを更に備え、この情報ソースは、上記
    中央処理ユニットの情報転送手段及び上記中央処理ユニ
    ットの情報転送制御手段に接続され、上記中央処理ユニ
    ットの情報転送制御手段は、上記情報ソースが処理され
    るべき情報を上記中央処理ユニットの情報転送手段に転
    送して上記補助的な処理ユニットに送信できるようにす
    るための手段を備えている特許請求の範囲第１１項に記
    載の中央処理ユニット。
14. （１４）処理されるべき情報を記憶するための情報記憶
    手段を備えたシステムに使用するものであって、上記情
    報記憶手段は、情報の検索を制御する検索制御信号を受
    け取るように上記バスに接続され、上記情報記憶手段は
    、上記バスの情報転送ラインを経て検索した情報を送信
    し、上記中央処理ユニットの情報転送手段は、上記情報
    記憶手段からの情報の検索を開始させる手段を備えてい
    る特許請求の範囲第１１項に記載の中央処理ユニット。
15. （１５）上記情報記憶手段は、情報を記憶するためにア
    ドレスによって各々識別される複数のアドレス可能な記
    憶位置を備え、上記バスは、アドレス制御信号ライン、
    確認信号ライン及び情報転送制御信号ラインを含むバス
    制御信号の転送ラインを含んでいるようなシステムに用
    いるものであって、 Ａ）上記情報記憶手段は、上記バスから上記アドレス及
    び上記アドレス制御信号を受信すると共に上記アドレス
    によって識別された位置からの情報を上記情報転送ライ
    ンに送信しそしてその後確認信号を上記確認信号ライン
    に送信する手段を備え、 Ｂ）上記中央処理ユニットの情報転送制御手段は、更に
    、上記中央処理ユニットの情報転送手段がアドレス及び
    アドレス制御信号を上記アドレス制御信号ラインに送信
    できるようにする手段を備えている特許請求の範囲第１
    ４項に記載の中央処理ユニット。
16. （１６）上記中央処理ユニットのデータ転送制御手段は
    、更に、上記中央処理ユニットのデータ転送手段が、処
    理されるべき情報を上記補助的な処理ユニットに転送す
    るのと同時に上記データ転送ラインに整列コードを転送
    できるようにする特許請求の範囲第１１項に記載の中央
    処理ユニット。
17. （１７）上記補助的な処理ユニットの制御手段は、 Ａ）上記補助的な処理ユニットのデータ転送手段に接続
    されていて、上記補助的な処理ユニットのデータ転送手
    段が上記中央処理ユニットからオペレーションコードを
    受け取ることができるようにするための補助的な処理ユ
    ニットのデータ転送制御手段と、 Ｂ）上記補助的な処理ユニットのデータ転送制御手段に
    接続されていて、上記補助的な処理ユニットのデータ転
    送手段が上記中央処理ユニットからのオペレーションコ
    ードを受け取るのに応答して上記情報転送手段が処理さ
    れるべき情報を受け取ることができるようにする補助的
    な処理ユニットの情報転送制御手段と、 Ｃ）上記補助的な処理ユニットのデータ転送手段及び上
    記補助的な処理ユニットの情報転送手段に接続され、上
    記オペレーションコードと上記処理されるべき情報を受
    け取ると共に、それに応答して処理済みの情報を発生す
    るための処理手段と、 Ｄ）上記補助的な処理ユニットの情報転送手段及び上記
    処理手段に接続され、上記補助的な処理ユニットの情報
    転送制御手段が上記情報転送ラインを経て処理済みの情
    報を転送できるようにする補助的な処理ユニットの処理
    済み情報転送制御手段とを備えた特許請求の範囲第３項
    に記載の補助的な処理ユニット。
18. （１８）上記命令は、更に、データ形式情報を含み、上
    記補助的な処理ユニットのデータ転送制御手段は、更に
    、上記補助的な処理ユニットの状態転送手段に接続され
    た補助的な処理ユニットのデータ形式転送制御手段であ
    って、上記補助的な処理ユニットのデータ転送手段が上
    記命令からのオペレーションコードを上記データ転送ラ
    インを経て受信するのと同時に上記補助的な処理ユニッ
    トの状態転送手段が命令からのデータ形式情報を上記状
    態転送ラインを経て受信できるようにするためのデータ
    形式転送制御手段を備えている特許請求の範囲第１７項
    に記載の補助的な処理ユニット。
19. （１９）上記バスは、アドレス制御信号ライン、確認信
    号ライン及び情報転送制御信号ラインを含むバス制御信
    号の転送ラインを含んでおり、上記補助的な処理ユニッ
    トの情報転送手段は、上記確認信号ラインに接続されて
    いて、上記確認信号の受信に応答して上記情報転送ライ
    ンからの情報を受け取る特許請求の範囲第１７項に記載
    の補助的な処理ユニット。
20. （２０）上記バスは、更に、エラー信号を転送するため
    のエラー信号転送ラインを備えており、上記補助的な処
    理ユニットの情報転送手段は、エラー信号の受信に応答
    して上記情報転送ラインを経て送られた情報を無視する
    特許請求の範囲第１９項に記載の補助的な処理ユニット
    。