JP2547424B2

JP2547424B2 - デジタルデータ処理システム

Info

Publication number: JP2547424B2
Application number: JP62243532A
Authority: JP
Inventors: アイルビンフェルドポール; ケイジャインアニル
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1987-02-24
Filing date: 1987-09-28
Publication date: 1996-10-23
Anticipated expiration: 2011-10-23
Also published as: IN171632B; CA1287924C; AU589815B2; DE3751426D1; EP0283628B1; EP0283628A3; CN1011356B; DE3751426T2; US4831520A; MX162024A; KR920004402B1; AU8003587A; BR8800537A; JPS63208963A; ATE125629T1; CN87107293A; KR880010365A; EP0283628A2

Description

【発明の詳細な説明】産業上の利用分野本発明は、一般に、デジタルデータ処理システムの分
野に係る。

従来の技術典型的なデジタルデータ処理システムは、３つの基本
的な要素、即ち、プロセッサ要素、メモリ要素及び入力
／出力要素を備えている。メモリ要素は、アドレス可能
な記憶位置に情報を記憶する。この情報は、データと、
データを処理するための命令とを含んでいる。プロセッ
サ要素は、１つ以上のデジタルデータ処理ユニット、即
ち「プロセッサ」を備えており、各プロセッサは、メモ
リ要素から情報を転送又はフェッチし、入ってくる情報
を命令又はデータとして解釈しそして命令に基づいてデ
ータを処理する。次いで、その結果がメモリ要素内のア
ドレスされた位置に記憶される。

又、入力／出力要素は、システムに情報を転送したり
処理済みデータをシステムから得たりするためにメモリ
要素と通信する。入力／出力要素を構成するユニット
は、通常、プロセッサ要素によってそこに供給される制
御情報に基づいて作動する。制御情報は、入力／出力ユ
ニットによって実行されるべき動作を定める。入力／出
力ユニットによって実行される動作の少なくとも１つの
種類は、ユーザ情報、即ち、ユーザプログラムによって
使用される情報を、入力／出力ユニットとメモリ要素と
の間で転送することである。入力／出力要素を構成する
典型的なユニットは、例えば、プリンタ、テレタイプラ
イタ及びビデオディスプレイターミナルであり、又、デ
ィスクやテープ記憶ユニットのような二次情報記憶装置
も含む。

ディスク記憶ユニット及び時にはテープ記憶ユニット
は、入力／出力装置として働くのに加えて、メモリ要素
の一部分としても機能する。特に、メモリ要素は、典型
的に、比較的迅速にプロセッサに内容をアクセスするこ
とのできる主メモリを備えているが、これは一般にコス
トの高い記憶装置である。近代的な主メモリは、典型的
にMOS又はバイポーラ半導体技術を用いて実施され、１
メガバイト未満から数十メガバイトの記憶容量を与える
ことができる。

発明が解決しようとする問題点プロセッサによってデータを処理する場合の主たる問
題点は、処理されるべき命令及びデータをプロセッサに
転送することと、処理済みのデータをシステム内の他の
部分に転送することである。プロセッサとメモリ要素と
の間の転送は、典型的に、データ及び命令の転送であ
り、プロセッサと入力／出力要素との間の転送は、典型
的に、入力／出力要素の動作を制御するための制御情報
の転送であるが、プロセッサは、幾つかの形式の入力／
出力ユニットとデータの転送を行なうこともできる。デ
ジタルデータ処理システムのプロセッサは、これらのユ
ニットと情報転送を行なうためのインターフェイス回路
を備えている。

又、プロセッサは、典型的に、直ちに使用するデータ
及び／又は命令を記憶するためのキャッシュメモリと、
データ路部分に設けられていて、命令を処理するために
基本的な演算及び論理演算を実行するデータ路回路と、
或る命令のオペレーションコードに従って、オペランド
又はデータをデータ路回路が処理できるように、データ
路回路のオペレーションを制御する制御回路と、を含む
多数の機能部分を備えている。プロセッサの種々の内部
機能部分間での情報の転送は、特に、プロセッサがキャ
ッシュメモリを含んでいて仮想処理をサポートし、ひい
ては、仮想アドレスから物理アドレスへの変換を行なわ
ねばならない時には、かなり複雑なものとなる。

本発明の目的は、簡単且つ高性能なバスインターフェ
イス回路を備えたプロセッサを提供することにある。

問題点を解決するための手段本発明は、デジタルデータ処理システムに使用する新
規なプロセッサを提供する。

簡単に述べると、デジタルデータ処理システムに使用
するプロセッサは、システム内の他のユニットとデータ
をやり取りすると共に内部バスを介してプロセッサ内で
の情報の転送を制御するためのバスインターフェイス回
路を備えている。このバスインターフェイス回路は、２
つの状態マシーン（特許請求の範囲の記載における内部
及び外部状態制御回路）を備えており、その一方は、情
報の内部転送を制御するためのものでありそして他方
は、情報の外部転送を制御するためのものである。これ
らの状態マシーンは、外部動作がペンディングである時
を指示するフラグを通して通信を行なう。プロセッサの
他の部分から書き込みデータ、書き込みアドレス及び読
み取りアドレスを受け取るための複数のラッチがバスイ
ンターフェイス回路に設けられており、このバスインタ
ーフェース回路は更にこれらのラッチの状態に応答して
選択された状態をとり、外部転送制御用の状態マシーン
の動作を制御する制御論理回路（特許請求の範囲の記載
における状態指示器）を含んでいる。このバスインター
フェイス回路は、その作用効果の一つとして、書き込み
動作がペンディングされている間に、読み取りアドレス
が発生されてもこれをラッチにラッチして読み取り動作
を開始することができる。読み取り動作は、ペンディン
グの書き込み動作が完了するまでは終わらず、書き込み
動作が完了した時には、読み取りアドレスを直ちに送信
することができる。プロセッサは、他の動作が要求され
ない限り、動作を継続する。

本発明は、特許請求の範囲に特に指摘する。本発明の
上記及び更に別の特徴は、添付図面を参照した以下の詳
細な説明から理解されよう。

実施例一般的な説明第1A図を説明すれば、本発明によるデータ処理システ
ムは、基本的な要素として、中央処理ユニット（CPU）1
0と、メモリ11と、１つ以上の入力／出力サブシステム1
2（第1A図には、１つの入力／出力サブシステムが示さ
れている）とを備えている。バス13は、CPU10と、メモ
リ11と、入力／出力サブシステム12とを並列に相互接続
する。CPU10は、メモリ11のアドレス可能な記憶位置に
記憶された命令を実行する。命令は、オペランドに基づ
いて実行されるべきオペレーションを識別し、オペラン
ドもメモリユニットのアドレス可能な位置に記憶されて
いる。命令及びオペランドは、必要に応じてCPU10によ
ってフェッチされ、処理されたデータはメモリ11に記憶
するために返送される。又、CPU10は、入力／出力サブ
システム12に制御情報を送信し、これらサブシステムが
メモリ11にデータを送信したりメモリ11からデータを検
索したりするといった選択された動作を実行できるよう
にする。このようなデータには、メモリ11に送られる命
令又はオペランドや、或いは記憶又は表示のためにメモ
リ11から検索される処理済みのデータが含まれる。

オペレータコンソール14は、オペレータのインターフ
ェイスとして働く。これにより、オペレータは、データ
を調べたり蓄積したり、CPU10の動作を停止したり、一
連の命令を通じてCPU10を進めたり、それに応じたCPU10
の応答を判断したりすることができる。又、このコンソ
ールにより、オペレータは、ブートストラップ手順を介
してシステムの動作を開始したり、データ処理システム
全体についての種々の診断テストを行なったりすること
ができる。

データ処理システムは、ディスク及びテープの二次記
憶ユニット、テレタイプライタ、ビデオ表示ターミナ
ル、ラインプリンタ、電話及びコンピュータネットワー
クユニット、等々を含む多数の形式の入力／出力ユニッ
ト20を備えている。これらのユニットは、全て、装置バ
ス21を経、１つ以上の入力／出力制御器22を経てバス13
と通信する。入力／出力制御器22と、これが接続された
装置バス21と、入力／出力制御器22と通信する入力／出
力ユニット20とによって１つの入力／出力サブシステム
12が定められる。

メモリ11は、バス13及び複数のアレイ17に連結された
メモリ制御器15を備えている。アレイ17は、情報が記憶
される複数のアドレス可能な記憶位置を含んでいる。メ
モリ制御器15は、CPU10又は入力／出力サブシステム12
からバス13を経て転送要求を受け取る。多数の形式の転
送要求がバス13を経て送信されるが、これらは２つの一
般的な分類に含まれる。一方の分類においては、情報が
記憶位置に書き込まれ、即ち、記憶され、そして他方の
分類においては、情報が記憶位置から検索され、即ち、
読み取られる。

第1A図に示されたシステムは、書き込みバッファ23も
備えており、このバッファは、バス13及びメモリ制御器
15に接続されていて、CPU10によりメモリ11に向けられ
た書き込み転送要求の中途受信する。この第1A図に示さ
れたシステムにおいては、メモリ制御器15は、書き込み
バッファ23からの書込み要求には応じるが、CPU10又は
入力／出力サブシステム12のいずれからであってもバス
13を経て直接送られた書き込み要求には応答しない。特
に、書き込みバッファ23は、書き込むべきデータと、そ
のデータを記憶すべきアレイ17内の位置を識別する関連
アドレスとの両方を含む書き込み情報に対してバッファ
作用を果たす。メモリ制御器15が書き込み動作を受け入
れることできる時には、書き込みバッファ23がアドレス
及び関連データを専用バス24を経てメモリ制御器15に送
信し、メモリ制御器は、アレイ17がそのアドレスによっ
て識別された位置にデータを記憶できるようにする。従
って、CPU10によりバス13を経て書き込みデータを送信
するレートが、メモリ11がそれを書き込みバッファ23を
介して受け入れるには高過ぎるようになった場合には、
メモリ11がそれらを受け入れることができるまで書き込
みバッファ23がその要求に対してバッファ作用を与える
ことができる。又、メモリ制御器15は、バス13にも直結
されていて、CPU10又は入力／出力サブシステム12から
の読み取り要求に応答し、読み取ったデータをそれに返
送することができる。

当業者に明らかなように、書き込みバッファ23は、第
1A図に示すような単一プロセッサシステムに効果的に使
用することができるが、多プロセッサシステム（図示せ
ず）に最も効果的に使用される。多プロセッサシステム
においては、メモリ11が多数のCPU及びそれに関連した
入力／出力サブシステム12からの読み取り及び書き込み
要求を受け取る。CPU10が書き込み動作の実行を待機す
ることによる処理の遅れをなくすために、書き込みバッ
ファ23が書き込みアドレス及びデータを受け、CPU10が
処理を再開することができる。

書き込みバッファは、更に、CPU10からバス13を経て
送られる読み取り要求を監視するための回路を備えてい
る。メモリ11にまだ転送されておらず書つ現在バッファ
作用があたえられているデータを指定する読み取り要求
がバス13を経て送信されたことを書き込みバッファ23が
判断した場合には、その専用バス24を介してメモリ制御
器がその要求に応答しないようにする。そして、書き込
みバッファ23は、要求されたデータをバス13を介して送
信し、読み取り動作を完了させる。

又、第1A図に示すシステムは、システム制御回路25も
備えており、この制御回路は、CPU10の制御のもとで仲
裁動作を実行し、システムに２つ以上のアクセスが生じ
た場合に、バス13への種々の入力／出力サブシステム12
のアクセスを調整する。

CPU10は、プロセッサ30と、任意に設けられるフロー
ティングポイントプロセッサ31とを備えている。典型的
にそうであるように、フローティングポイントプロセッ
サは、任意なものであって、本発明により構成されたデ
ジタルデータ処理システムにもCPU10にも必ずしも存在
しなくてよい。フローティングポイントプロセッサは、
選択された形式のデータ、即ち、フローティングポイン
トフォーマットのデータに基づいて命令を処理するのに
最適な回路を備えている。典型的に、プロセッサ30は、
この同じデータを処理できるが、処理の実行により多く
の時間を必要とする。

システムに使用された１つのプロセッサ30の詳細な機
能ブロック図が第1B図に示されている。第1B図を説明す
れば、プロセッサ30は、バスインターフェイス回路33を
備えており、この回路は、バス13の種々の制御ライン
（参照番号13Aで全体的に示されている）に接続され、
以下で述べるバスの種々のラインを経て信号を送信及び
受信する。又、バスインターフェイス回路は、内部IDAL
バス34にも接続され、このバスは、キャッシュ35、デー
タ路36、メモリ管理ユニットである仮想アドレス変換器
37及びプロセッサ制御回路40との間で信号をやり取りす
る。プロセッサ30の一実施例についてのバスインターフ
ェイス回路33は、第３図を参照して別の箇所で述べる。

更に第1B図を参照する。多数のレジスタが内部IDALバ
ス34に接続されており、バスインターフェイス回路33の
制御のもとで、内部IDALバス34とバス13のDALデータア
ドレスライン50との間でデータを転送する。特に、バス
インターフェイス回路33の制御のもとで、書き込みデー
タレジスタ250及び書き込みアドレスレジスタ251は、各
々、書き込みデータと、この書き込みデータを記憶すべ
きメモリ11（第1A図）又は入力／出力ユニット12（第1A
図）内の位置のアドレスとを受け取る。以下に述べるよ
うに、適当な時間に、バスインターフェイスユニット33
は、これらレジスタの内容をマルチプレクサ253を経てD
ALデータアドレスライン50に送信して書き込み動作を行
なえるようにする。同様に、バスインターフェイスユニ
ット33の制御のもので、読み取りアドレスレジスタ252
は、読み取るべきデータを含む位置のアドレスを受け取
る。適当な時間に、バスインターフェイスユニット33
は、読み取りアドレスレジスタ252の内容をマルチプレ
クサ253を経てDALデータアドレスライン50に接続して読
み取り動作を行なえるようにする。読み取りデータも、
バスインターフェイスユニット33の制御のもとで、入力
レジスタ254にラッチされる。バスインターフェイスユ
ニット33は、入力レジスタ254の内容を、RCV DAT受信
データ信号として、内部IDALバス34に接続できるように
する。

プロセッサ制御回路40は、メモリ11（第1A図）から検
索したプログラム命令をデコードし、次々の処理サイク
ルにおいて、データ路36がその命令の実行に必要とされ
る演算及び論理動作を実行できるようにする。データ路
36は、処理されるべきデータを記憶するための１組のレ
ジスタ255と、処理を実行するための演算及び論理回路2
56とを備えている。

プロセッサ30は、その一実施例においては、仮想アド
レスを使用し、仮想アドレスを物理アドレスに変換する
ための仮想アドレス変換回路37が設けられている。この
仮想アドレス変換回路は、プロセッサ30内の他の回路、
特に、データ路36から仮想アドレスを受け取る１組のソ
ースレジスタ257と、或る変換情報を含む変換バッファ2
60とを備えている。変換は、必要に応じて、プロセッサ
制御回路40のもとで実行される。物理アドレスは、変換
回路37からマルチプレクサ261を経て内部IDALバス34に
接続される。又、データ路36は、物理アドレスも含んで
おり、マルチプレクサ261のための第２のソース入力も
果たす。プロセッサ制御回路40は、マルチプレクサ261
を制御する。

キャッシュメモリ35は、CPU10内の一般の情報記録回
路である。キャッシュメモリについては、ケイ・ハワン
グ（K.Hwang）及びエフ・ブリッグ（F.Briggs）著の
「コンピュータアーキテキチャ及び並列処理（Computer
Architecture And Parallel Processing）」（マグロ
ーヒル、1984年）のセクション2.4、第98頁以降と、ブ
イ・ハマチャ（V.Hamacher）著の「コンピュータオーガ
ナイゼーション（Computer Organization）」（マグロ
ーヒル、1984年）、セクション8.6、第306頁以降とに述
べられている。キャッシュメモリ35は、複数の記憶位置
より成るデータ記憶領域38を備えている。このデータ記
憶領域38は、ブロックに編成され、各ブロックは２つの
記憶位置を含んでいる。各記憶位置は、１つの情報ワー
ド、即ち、バス13を経て一度に転送することのできる情
報量を記憶する。１つの特定の実施例においては、１つ
の情報ワードが４バイトの、即ち、32個の２進デジット
の情報に対応する。従って、各ブロックは、８バイトの
情報を記憶することができる。

キャッシュメモリ35は、ヒット／ミス論理回路262を
備え、これは、仮想アドレス変換回路によって発生され
た物理アドレスがキャッシュメモリ35内のアドレスに対
応するかどうかを判断する。ソースレジスタ257からの
仮想アドレスの下位部分、一実施例では、VA SRCE
（8:3）信号は、データ記憶領域内の１つのブロック及
びそれに関連したタグ41の入力を選択するためにマルチ
プレクサ264を経て接続される。ここで、本明細書を通
して（8:3）及び同様な表現は、信号又はラインのビッ
ト位置を示している。信号VA SRCE（8:3）は、VASRCE
信号のビット３乃至８の信号を指し示している。信号又
はラインの複数の連続するビット位置を示す場合は、こ
の様に両端のビット位置（ビット位置：ビット位置）で
表され、単一のビット位置を示し場合は、（ビット位
置）により表現される。次いで、ヒット／ミス論理回路
262は、その関連タグ41の入力の内容が変換された物理
アドレスに一致するかどうかを判断する。このような一
致があった場合には、ヒット／ミス論理回路は、肯定さ
れたHIT（ヒット）信号を発生し、これはバスインター
フェイスユニット33に送られる。バスインターフェイス
ユニット33は、肯定されたHIT信号を受け取らない場合
には、通常そうであるように、バス13を経て、アドレス
された位置の内容を検索するための動作を実行すること
ができる。HIT信号が肯定された場合には、バスインタ
ーフェイスユニット33は、バス13を経て動作を実行する
ことができず、キャッシュデータ記憶領域38からのデー
タをマルチプレクサ263を経て内部IDALバス34に送信す
ることができる。一般に、このようなデータは、データ
路36に送信される。

当業者に明らかなように、キャッシュメモリ35のブロ
ックに記憶される情報は、これがメモリユニット11（第
1A図）から検索された時に、メモリユニット11に記憶さ
れた情報のコピーとなる。キャッシュメモリ35の各ブロ
ックは、それに関連したタグ41を有しており、その内容
は、情報がコピーされたメモリユニット11内の位置を識
別するようにバスインターフェイス回路33によって確立
される。更に、各ブロックは、無効フラグ42も含んでお
り、これは、ブロックの内容が実際にタグによって識別
された位置のコピーであるかどうか、即ち、ブロックの
内容が無効であるかどうかを指示するためにバスインタ
ーフェイス回路によってリセット又はクリアされる。

キャッシュメモリ35の一実施例においては、データ記
憶領域38、タグ41及びフラグ42がダイナミックメモリで
ある。リフレッシュカウンタ265は、バスインターフェ
イスユニット33の制御のもとで、リフレッシュアドレス
を発生し、これは、マルチプレクサ264を経て送られ
て、ダイナミックメモリをリフレッシュする。

命令には、データ路36内のレジスタにおけるオペラン
ドの位置を識別するか或いは仮想アドレス空間における
オペランドの位置を示すアドレスを識別する１つ以上の
オペランド識別子が含まれる。例えば、1980年11月25日
付けのダブリュー・ディ・ストレッカ（W.D.Strecker）
氏等の「可変長さの命令を実行する中央処理ユニット
（A Central Processor Unit For Executing Instructi
ons Of Variable Length）」と題する米国特許第4,236,
206号を参照されたい。プロセッサ制御回路40は、デー
タ路に関連して、オペランドの位置を識別するように各
オペランド識別子をデコードし、次いで、識別された位
置からオペランドを求めるようにする。オペランド識別
子それ自体がオペランドを含んでいてもよいし（即ち、
オペランド識別子が「リテラル」であってもよいし）、
オペランド識別子がオペランドを含むデータ路レジスタ
（図示せず）の１つを識別してもよい。

或いは又、オペランドは、プログラムの仮想メモリ空
間内の位置にあってもよく、そしてオペランド識別子
は、その位置をいかに決めるかを指示してもよい。オペ
ランドが仮想メモリ空間内にある場合には、制御回路40
は、メモリ管理回路37により仮想アドレスを物理アドレ
スに変換できるようにする。オペランドの物理的なアド
レスが得られた後に、バスインターフェイス33がオペラ
ンドを得る。先ず、オペランドがキャッシュメモリ35内
にあるかどうかが決定される。オペランドがキャッシュ
メモリ内にある場合には、バスインターフェイスは、オ
ペランドをデータ路36に送信する。一方、オペランドが
キャッシュメモリ35にない場合には、バスインターフェ
イス回路33は、バス13を経てメモリ11に読み取り要求を
送り、オペランドを検索する。全てのオペランドが得ら
れた後に、データ路36は命令によって要求されたオペレ
ーションを実行する。

又、オペランド識別子は、処理されたデータ記憶すべ
き位置も識別する。制御回路40及びメモリ管理回路であ
る仮想アドレス変換器37は、物理アドレスを決定するた
めに上記と同様に使用される。処理されたデータをメモ
リ11に記憶すべき場合には、バスインターフェイス33
は、バス13を経て所要の書き込み動作を実行する。更
に、物理アドレスがキャッシュ35内の適当なタグに一致
する場合には、バスインターフェイス33はデータをキャ
ッシュ35に記憶できるようにする。

バスインターフェイスユニット33は、バス13を経ての
データの転送を制御するバス状態マシーン270と、内部I
DALバス34を経てのデータの転送を制御するIDAL状態マ
シーン271とを備えている。又、バスインターフェイス
ユニットは、FPP論理回路272も制御し、この回路は、次
いで、フローティングポイントプロセッサ31（第1A図）
との通信を制御する。バスインターフェイスユニット33
は、第３図について詳細に説明する。

バス13を経ての動作第1A図に示される様にバス13は、これに接続された種
々のユニット間で情報を表わす信号を転送するための多
数のラインを含んでいる。特に、バス13は、DATデータ
信号及びADRSアドレス信号を搬送するDAL（31:0）デー
タアドレスライン50を含んでいる。CPU10、特に、プロ
セッサ30が転送を開始してその転送のバスマスターとな
る場合には、先ず、プロセッサ30がDAL（31:0）データ
アドレスライン50を経てADRSアドレス信号を送信し、そ
してそれと同時に、ライン52を経てTR TYPE（2:0）転
送形式コマンド信号を送信する。この信号は、転送動作
が読み取り動作であるか書き込み動作であるかを指示す
る。ADRSアドレス信号及びTR TYPE（2:0）転送形式コ
マンド信号が安定できるに充分な短い時間の後に、プロ
セッサ30は、ライン51のADRS STRアドレスストローブ
信号を肯定する。

ADRS STRアドレスストローブ信号が肯定されると、
バス13に接続された他の全てのユニットは、ADRSアドレ
ス及びTR TYPE（2:0）転送形式コマンド信号を受け取
ってデコードし、ADRSアドレス信号によって識別された
位置を含むユニットが応答ユニット、即ち、転送に対す
るスレーブとなる。転送動作が書き込み動作でありそし
てADRSアドレス信号がメモリ11内の位置を識別する場合
には、書き込みバッファ23がスレーブユニットとなる。
プロセッサ30がADRS STRアドレスストローブ信号を肯
定した後の選択された時間に、プロセッサ30は、ADRSア
ドレス信号及びTR TYPE（2:0）転送形式コマンド信号
を各ラインから除去する。

送信されたTR TYPE（2:0）転送形式コマンド信号が
書き込み動作を定める場合には、マスターユニットはラ
イン50を経てデータ信号を送信し、ライン53のDATA ST
Rデータストローブ信号を肯定する。スレーブユニット
は、送信されたデータを受け取って記憶する。データが
記憶されると、アドレスされたユニットは、エラーなく
動作が完了した場合はライン54上のRDYレディ信号を肯
定し、記憶動作中にエラーが生じた場合には、ライン55
上のERRエラー信号を肯定する。

一方、送信されたTR TYPE（2:0）転送形式コマンド
信号が読み取り動作を定める場合には、スレーブユニッ
トは、アドレス信号によって識別された位置からデータ
を検索し、DAL（31:0）データアドレスライン50を経て
それらを送信しそしてライン54を経て肯定されたRDYレ
ディ信号を送信する。これに応じて、プロセッサ30は、
データを受け取り、肯定されたDATA STAデータストロ
ーブ信号をライン53に送信する。

読み取り又は書き込みのいずれの動作においても、ス
レーブがRDYレディ信号を肯定するか、又は転送中にエ
ラーが生じた場合にはERRエラー信号を肯定した後、プ
ロセッサ30がDATASTRデータストローブ信号を否定す
る。次いで、スレーブユニットは、RDYレディ又はERRエ
ラー信号を否定し、そしてプロセッサ30は、ADRS STR
アドレスストローブ信号を否定して転送を完了させる。

バス13に接続されたユニットで、プロセッサ30以外の
ユニットは、バスマスターとなって、バス13を経てメモ
リ11との転送を開始することができる。入力／出力サブ
システム12、特に、それらの入力／出力制御器22は、バ
スマスターとなることができる。バスマスターとなるた
めに、入力／出力制御器22は、ライン56のDMR直接メモ
リ要求信号を肯定する。次いで、プロセッサ30は、ライ
ン57上のDMG直接メモリ許可信号を肯定し、これは、入
力／出力制御器22によって受け取られる。この点におい
て、入力／出力制御器は、プロセッサ30について上記し
たのと同様にメモリとの転送を開始する。入力／出力制
御器は、これが転送を完了するまで、DMR直接メモリ要
求信号を肯定状態に維持する。従って、入力／出力制御
器は、これが多数の転送を要求する場合、それらの転送
を完了するまで、DMR直接メモリ要求信号を肯定状態に
維持することができる。DMR直接メモリ要求信号が肯定
される間は、プロセッサ30が停止状態にあり、即ち、バ
ス13の種々のライン上の信号を監視するが、それ以外で
は、いかなる命令も実行しない。

システムが多数の入力／出力サブシステム12を備えて
いる場合には、バスマスターとなる入力／出力制御器22
によって発せされた個別の要求信号がシステム制御器に
送られ、このシステム制御器は、DMR直接メモリ要求信
号を肯定し、DMG直接メモリ許可信号の状態を監視す
る。プロセッサ30がDMG直接メモリ許可信号を肯定した
時には、システム制御器は、入力／出力制御器22の１つ
が優先順位仲裁機構に基づいてバスマスターとなること
ができる。

又、バス13は、状態及び制御信号を搬送する多数の他
のラインも有している。ライン60は、システムの動作を
同期するのに用いられるCLKクロック信号を搬送する。
バス13の上の種々の信号は、CLKクロック信号に応答し
てタイミングどりされる。

ライン61は、２つの機能を有するCCTLキャッシュ制御
信号を搬送する。ポール・ラビンフェルド（Paul Rubin
feld）という名前で1986年９月12日に出願された「デジ
タルデータ処理システムのためのキャッシュ無効化プロ
トコル（Cache Invalidate Protocol for Digital Data
Processing System）」と題する米国特許出願第908,82
5号に開示されたように、CCTLキャッシュ制御信号は、
例えば、入力／出力制御器22により、これがバスマスタ
ーとなってメモリ11への書き込み動作を実行する時に肯
定される。入力／出力制御器22は、DALデータアドレス
ライン50にADRSアドレス信号を送信し、ライン52にTR
TYPE転送形式信号を送信しそしてライン51のADRS STR
アドレスストローブ信号を肯定する間に、CCTL信号を肯
定する。CCTLキャッシュ制御信号が肯定されそしてTR
TYPE転送形式信号がメモリ11への書き込み動作を指示す
る時には、バスインターフェイス33（第1B図）が全ての
キャッシュ入力のタグ41の内容をチェックする。バス13
のDALデータアドレスライン50上のADRS信号がタグ41の
内容に一致する場合には、バスインターフェイス33がそ
のキャッシュブロックに対してＳ状態フラグ42をリセッ
トする。

又、CCTLキャッシュ制御信号は、プロセッサ30が、読
み取り動作中に要求がなされたキャッシュ35にデータを
記憶しないようにするためにも、メモリ11によって肯定
される。これは、例えば、メモリ13がマルチポートメモ
リである場合、即ち、これが多数のプロセッサによって
共有され、各プロセッサが別々のバスを経てメモリ11に
アクセスしそして検索されるデータが全てのプロセッサ
に利用できる１組のアドレス可能な記憶位置からのもの
である場合に、使用される。このようなデータをキャッ
シュ35に記憶させることは望ましくない。というのは、
別のプロセッサが共有された位置の内容を更新すること
があると共に、これらの更新がバス13を経て行なわれる
ものではなくプロセッサ30によって検出できないらかで
ある。プロセッサ30がキャッシュからこのようなデータ
を使用した場合には、これがメモリ内の適当な位置の内
容に一致しなくなる。CCTLキャッシュ制御信号のこのよ
うな使用については、メモリ11がCCTLキャッシュ制御信
号を肯定すると同時に、DALデータアドレスライン50を
経てデータを送信し、データを除去するまでCCTLキャッ
シュ制御信号を肯定状態に維持する。

又、バス13は、CLR WRT BUFクリア書き込みバッフ
ァ信号を搬送するライン62も備えている。このCLK WRT
BUFクリア書き込みバッファ信号は、プロセッサ30の
外部から検出できないようなプロセッサ30の内部の幾つ
かの状態に応答してプロセッサ30によって肯定される。
例えば、プロセッサ30は、プロセスの内容を切り換えさ
せる命令を実行する時もしくは割込みサービスルーチン
又は例外ルーチンを実行し始める時に、CLR WRT BUF
クリア書き込みバッファ信号を肯定する。このCLR WRT
BUFクリア書き込みバッファ信号は、プロセッサ制御
回路40によって発生されたマイクロ命令のフィールドに
より、これら命令を実行する間に制御される。

CLR WRT BUFクリア書き込みバッファ信号が肯定さ
れた時には、書き込みバッファ23は、これがメモリ11に
記憶されるべきデータを含んでいるかどうかを決定す
る。もし含んでいなければ、何も生じない。然し乍ら、
書き込みバッファ23がメモリ11に記憶されるべきデータ
を含んでいる場合には、DMR直接メモリ要求信号を肯定
し、そのデータをメモリ11に記憶しようとし続ける。プ
ロセッサは、DMR直接メモリ要求信号に応答して、DMG直
接メモリ許可信号を肯定した後、停止する。書き込みバ
ッファ23は、これに含まれた全てのデータがメモリ11に
適切に記憶されるまで、DMR直接メモリ要求信号を肯定
状態に維持する。記憶にエラーがなかった場合には、書
き込みバッファ23は、DMR直接メモリ要求信号を否定
し、プロセッサ30が動作を継続できるようにする。

メモリ11への書き込み中にエラーが生じた場合には、
書き込みバッファ23はエラーが生じたことをプロセッサ
に知らせ、プロセッサ30がその時のコンテキスト（タス
ク又はプロセス）でエラーの位置を探してそれを修正す
るルーチンを実行できるようにする。これにより、エラ
ーの回復が相当に簡単化される。エラーが検出される前
にプロセッサがコンテキストを切り換える場合には、そ
のデータを最初に発生したコンテキストを判断すること
が困難である。コンテキストを識別できれば、エラーの
回復は簡単であり、従って、書き込みバッファ23は、そ
の時のコンテキストで全てのデータがメモリ11に適切に
記憶されるまでプロセッサがコンテキストを切り換えな
いようにする。

フローティングポイントプロセッサ31との転送プロセッサ30は、フローティングポイントプロセッサ
31にも接続されており、（１）フローティングポイント
命令のオペレーションコードをフローティングポイント
プロセッサ３に転送して、第2A図について以下に述べる
ように実行されるべき動作を指示し、（２）オペランド
データをフローティングポイントプロセッサ31に転送で
きるようにして、第2B図及び第2C図について述べるよう
に処理を行なえるようにしそして（３）フローティング
ポイントプロセッサ31からの処理済みのデータを第2D図
について述べるように得る。第1A図に示される様にプロ
セッサ30及びフローティングポイントプロセッサ31は、
２組のライン70及び71、即ち、CP STA（1:0）フローテ
ィングポイント状態信号を搬送するライン70と、CP DA
T（5:0）フローティングポイントデータ信号を搬送する
ライン71とによって相互接続される。又、フローティン
グポイントプロセッサ31は、バス13の多数のラインにも
接続されている。これらのラインには、DALデータアド
レスライン50と、CLK信号を受け取るライン60と、ADRS
STRアドレスストローブ信号を受け取るライン51と、R
DYレディ信号を受け取るライン54と、ERRエラー信号を
受け取るライン55と、DMG直接メモリ許可信号を受け取
るライン57とが含まれる。CP STA（1:0）フローティン
グポイント状態信号及びCP DAT（5:0）フローティング
ポイントデータ信号は、ライン60上のCLKと同期して送
信される。

フローティングポイントプロセッサ31は、これがアイ
ドル状態である間に、ライン60上のCLK信号と同期し
て、ライン70及び71上の信号の状態を繰返しサンプリン
グする。ライン71の少なくとも１つが肯定レベル信号を
搬送する時には、フローティングポイントプロセッサ31
は、これらライン上の信号及びライン70上の信号をラッ
チする。第2A図を参照すれば、プロセッサ30は、フロー
ティングポイントプロセッサ31に命令を送信する時に
は、CLKクロック信号の選択されたパルス数によって定
められたインターバル中に、命令のオペレーションコー
ドの少なくとも一部分をCP DAT（5:0）フローティング
ポイントデータ信号としてライン71を経てフローティン
グポイントプロセッサ31へ送信する。上記のインターバ
ル中に、CLKクロック信号の１つのパルスと同期して、
フローティングポイントプロセッサ31は、信号をラッチ
して記憶する。このインターバルの終わりに、プロセッ
サ30は、ライン70及び71からこれら信号を除去する。

ライン71を経て送られたCP DAT（5:0）フローティン
グポイントデータ信号は、実行すべきフローティングポ
イント演算動作及びこの動作に作用すべきオペランドの
数を識別するに充分なものである。ライン71を経て動作
情報を送信するのと同時に、ラインを経てCP STA（1:
0）フローティングポイント状態信号として他の情報が
送信され、これは、フローティングポイントの処理に関
する更に別の情報を与える。特に、フローティングポイ
ントオペランドは、データ形式と称する多数のフォーマ
ットでエンコードされ、オペランドのフォーマットに関
する情報がCP STA（1:0）フローティングポイント状態
信号としてライン70を経て送信される。１つの実施例に
おいて、オペランドのフォーマットに関する或る情報
も、動作の情報と共にライン71を経て送信される。

オペレーションコードを受け取ると、フローティング
ポイントプロセッサ31は、実行すべき動作と、要求され
るオペランドの数とを決定するためにそのオペレーショ
ンコードをデコードする。プロセッサ30（オペレーショ
ンコードの送信に応答する）及びフローティングポイン
トプロセッサ31（オペレーションコードの受信に応答す
る）は、次いで、オペランドがDALデータアドレスライ
ン50を経て転送されるような状態に入る。データ形式情
報は、各オペランドのフォーマットをフローティングポ
イントプロセッサ31に対して識別するのに用いられる。
或るオペランドフォーマットについては、DALデータア
ドレスライン50を経ての単一の転送によって受け入れら
れる以上のビットが要求され、従って、単一のオペラン
ドを転送するのに多数の転送が必要とされる。従って、
データ形式情報は、各オペランドを転送するのに必要な
DALデータアドレスライン50を経ての転送の数も指示す
る。

オペランドは、３つのソース、即ち、メモリ11（第１
図）、キャッシュ35、又はデータ路36内のプロセッサレ
ジスタのうちのいずれか１つに記憶される。単一の動作
に必要とされる種々のオペランドもこれら３つのソース
のいずれかに記憶される。然し乍ら、単一のオペランド
を転送するのにDALデータアドレスライン50を経て多数
の転送が必要とされる場合には、全ての転送が通常は単
一のソースに対するものとなる。第2B図は、メモリから
オペランドを検索するために送信される信号の状態を示
し、第2C図は、キャッシュ35から又はデータ路36内レジ
スタからオペランドを転送するために送られる信号を示
している。特に、第2B図及び第2C図は、DALデータアド
レスライン50を経て単一の転送を行なうための信号の状
態を示しており、単一のオペランドに対して多数の転送
が必要とされることが理解されよう。

第2B図を参照すれば、オペランドがメモリ11内にある
場合には、プロセッサ30は、メモリ11からの検索を開始
する。特に、プロセッサ30は、上記したように読み取り
動作を実行し、ADRSアドレス信号をDALデータアドレス
ライン50に供給し、ADRS STRアドレスストローブ信号
を肯定する。その短時間後に、プロセッサ30は、２進値
０を有するCP STA（1:0）フローティングポイント状態
信号をライン70に発生し、即ち、CP STA（1:0）フロー
ティングポイント状態信号の両ビット信号を否定する。
更に、プロセッサ30は、CP DAT（5:0）フローティング
ポイントデータ信号をライン71に送信し、この場合、CP
DAT（5:4）フローティングポイントデータ信号は、DA
Lデータアドレスライン50を経て送られるデータのどれ
ほど多くをオペランドに使用すべきかを指示するアドレ
ス整列コードを含んでいる。CP DAT（０）フローティ
ングポイントデータ信号は、オペランドがDAL（5:0）デ
ータアドレスライン上の短い直定数である場合に肯定さ
れ、該オペランドが、直定数でない場合は、CP DAT
（１）フローティングポイントデータ信号が肯定され
る。

フローティングポイントプロセッサ31は、第2A図につ
いて上記した手順で動作情報を既に受け取っているの
で、オペランドを受け取る状態にある。肯定されたCP
DAT（5:0）フローティングポイントデータ信号は、フロ
ーティングポイントプロセッサ31に、これがバス13の選
択されたライン、特に、ADRS STRアドレスストローブ
信号を搬送するライン51上の信号をサンプリングすべき
であることを指示する。フローティングポイントプロセ
ッサ31は、ADRS STRアドレスストローブ信号の肯定状
態を用いて、オペランドがメモリ11から検索されている
かどうかを判断する。ADRS STRアドレスストローブ信
号が肯定された場合には、フローティングポイントプロ
セッサ31は、肯定されたCP DAT（5:0）フローティング
ポイントデータ信号を受信した際に、ライン54上のRDY
レディ信号がメモリ11によって肯定されるのに応答し
て、DALデータアドレスライン50上のデータ信号をラッ
チする。プロセッサ30は、DATA STRデータストローブ
信号に応答して転送を完了する。

メモリ11が肯定されたRDYレディ信号ではなくて肯定
されたERRエラー信号で検索要求に応答する場合には、
フローティングポイントプロセッサ31は、DALデータア
ドレスライン50上の送信されたデータ信号をラッチしな
い。プロセッサ30は、再試み動作のような必要なエラー
回復動作を実行し、第2B図に示された動作を繰り返す。

第2C図は、オペランドがキャッシュ35にあるかデータ
路36内のレジスタにあるかに拘りなくプロセッサ30から
フローティングポイントプロセッサ31へのオペランドの
転送を理解する上で有用なタイミング図である。いずれ
の場合においても、プロセッサは、DALデータアドレス
ライン50にデータ信号を供給すると共に、第2B図につい
て述べたものと同じエンコードを有するCP DAT（5:0）
フローティングポイントデータ信号を供給し、CP STA
（1:0）フローティングポイント状態信号の両方を否定
する。これらの信号は、CLKクロック信号の所定のチッ
ク数の間、プロセッサ30によって維持される。このイン
ターバル中に、フローティングポイントプロセッサ31
は、DALデータアドレスライン50上の信号をラッチす
る。全オペランドを転送するのにDALデータアドレスラ
イン50を経て多数の転送が必要とされる場合には、第2C
図に示されたシーケンスが繰り返される。

全オペランドを転送するのにDALデータアドレスライ
ン50を経て多数の転送が必要とされるようなオペランド
のデータ形式の場合には、プロセッサ30、メモリ11及び
フローティングポイントプロセッサ31が、１つの完全な
オペランドが転送されるまで、第2B図及び第2C図に示す
動作を繰り返す。

第2B図に示された一連の動作は、次の点を除いて、第
2C図に示された一連の動作と同様である。即ち、CP DA
T（5:0）フローティングポイントデータ信号が肯定され
た時にADRS STRアドレスストローブ信号がライン51に
おいて肯定された場合には、フローティングポイントプ
ロセッサ31は、オペランド（又はオペランドの一部分）
がDALデータアドレスライン50上にあることを示す指示
として、肯定されたRDYレディ信号を使用する。然し乍
ら、CP DAT（5:0）フローティングポイントデータ信号
が肯定された時にADRS STRアドレスストローブ信号が
肯定されない場合には、フローティングポイントプロセ
ッサ31は、オペランド（又はオペランドの一部分）がDA
Lデータアドレスライン50上にあることを示す指示とし
て、CP DAT（5:0）フローティングポイントデータ信号
の肯定状態を使用する。これら両方の場合に、フローテ
ィングポイントプロセッサ31は、最初の場合はRDYレデ
ィ信号を受信した後にそして第２の場合は肯定されたCP
DAT（5:0）フローティングポイントデータ信号を受信
した後に、ライン60上のCLKクロック信号と同期してDAL
データアドレスライン50上の信号をラッチする。

オペランドが転送された後に、プロセッサ30及びフロ
ーティングポイントプロセッサ31は、フローティングポ
イントプロセッサ31が結果を送信する準備ができた時に
プロセッサ30がそれら結果を受け取る準備ができるよう
な状態に入る。第2D図は、処理済みのデータをプロセッ
サ30に転送するためにプロセッサ30及びフローティング
ポイントプロセッサ31によって使用される一連の動作を
詳細に示したタイミング図である。処理済みのデータ
は、結果が負であったかゼロであったかとその結果に関
する他の選択された事実とを示す状態コードと、フロー
ティングポイントプロセッサ31によって実行された計算
の値を表わすデジタル信号との両方を含む。

第2D図を説明すれば、最初に、プロセッサ30は、処理
済みのデータを受け取る用意ができたことを指示する信
号コードをライン70及び71に送信する。１つの実施例に
おいては、CP STA（1:0）フローティングポイント状態
信号が両ビット信号とも否定され、CP DAT（３）フロ
ーティングポイントデータ信号が肯定され、他の信号が
否定される。その後、フローティングポイントプロセッ
サ31は、ライン70及び71を経て送信を行なう。

フローティングポイントプロセッサ31は、処理済みの
データを転送する用意ができると、その作用に対するコ
ードを表わすCP STA（1:0）フローティングポイント状
態信号を送信すると同時に、状態コードを表わすCP DA
T（5:0）フローティングポイントデータ信号を送信す
る。フローティングポイントプロセッサ31は、CLKクロ
ック信号の選択されたパルス数の間、これら信号を維持
し、次いで、データ信号をDALデータアドレスライン50
に供給すると共に、その作用に対するコードをライン70
及び71に供給する。処理済みのデータ信号を転送するた
めにDALデータアドレスライン50を経て多数の転送を行
なう場合には、フローティングポイントプロセッサ31
は、CLKクロック信号と同期してそれらを転送する。

フローティングポイントプロセッサ31がオペランドを
処理する間であって、その結果をプロセッサ30に送信し
てしまう前に、プロセッサ30は、入力／出力サブシステ
ム12がメモリ11との転送に加わることができるようにDM
G直接メモリ許可信号を肯定する。フローテイングポイ
ントプロセッサ31は、プロセッサ30が処理済みのデータ
を受け取る用意ができたことを指示した後に、ライン57
の状態を監視する。フローティングポイントプロセッサ
31が処理済みのデータを返送する用意ができた時にライ
ン57上のDMG直接メモリ許可信号が肯定された場合に
は、DMG信号が否定される後までフローティングポイン
トプロセッサ31が処理済みデータの返送を遅らせる。

更に、例えば、メモリ11からオペランドを検索する際
にエラーが生じた場合には、プロセッサ30は、フローテ
ィングポイントプロセッサ31から処理済みのデータを受
け取りたい旨を指示しない。プロセッサ30は、フローテ
ィングポイントプロセッサ31の動作を中断しない。そう
ではなくて、プロセッサ30が新たなオペレーションコー
ドをフローティングポイントプロセッサ31に送信した時
に、フローティングポイントプロセッサ31がそのオペレ
ーションコードに基づいて動作する。処理済みのデータ
を受け取る用意ができたことを指示するためにプロセッ
サ30によってライン70及び71を経て送信されるCP STA
（1:0）フローティングポイント状態信号及びCP DAT
（5:0）フローティングポイントデータ信号は、フロー
ティングポイントプロセッサ31がこれら信号とオペレー
ションコードとを区別できるようにするためにオペレー
ションコードに一致してはならないことが明らかであろ
う。

バスインターフェイス回路33 プロセッサ30の一実施例におけるバスインターフェイ
ス回路33が第３図に示されている。第３図を参照すれ
ば、バスインターフェイス回路33は、バス13（第1A図）
を制御する状態マシーン270と、内部のIDALバス34を経
て動作を制御する第２の状態マシーン271とを備えてい
る。２つの状態マシーン270及び271は、以下に述べるよ
うに、多数のフラグ及び制御信号を除けば、独立して動
作し、状態マシーン271が、バス13を介して動作を行な
う必要があることを状態マシーン270に指示できるよう
にすると共に、状態マシーン270によって送られた応答
信号が状態マシーン271へ動作の完了を指示できるよう
にする。

内部IDALバス34を制御する状態マシーン271は、制御
論理回路273によって一般的に指示されたプロセッサ30
内の多数のソースと、バス13をピン274によって一般に
指示されたバス13上の多数のターミナルと、制御回路40
（第1B図）のマイクロ命令からの入力信号を受け取る。
状態マシーン271は、フローティングポイントプロセッ
サ31との転送を制御する論理回路272を含むプロセッサ3
0内の多数の回路を制御するための出力信号と、キャッ
シュ及びアドレス入力マルチプレクサ264（第1B図）の
機能を制御する多数の信号とを送信する。更に、状態マ
シーン271からの出力信号は、読み取り動作がペンディ
ングであること（これは、RD REQ読み取り要求信号の
状態によって指示される）、書き込み動作がペンディン
グであること（これは、WRT REQ書き込み要求信号の状
態によって指示される）及びプロセッサ30からフローテ
ィングポイントプロセッサ31へのオペランドの転送がペ
ンディングであること（これは、BRDCST REQ一斉同時
通報要求信号の状態によって指示される）を各々示すフ
ラグ（図示せず）を含む論理回路276を制御する。

制御論理回路276は、オペレーティングシステムの制
御のもとで、読み取り動作中にバス13（第1A図）を経て
受け取った或る情報をキャッシュ35（第1B図）記憶すべ
きであるかどうか判断することができる。例えば、オペ
レーティングシステムは、プロセッサ30がキャッシュ35
において読み取りする全ての情報を記憶するようにプロ
セッサ30を調整する。或いは又、オペレーティングシス
テムは、プロセッサの命令をキャッシュ35に記憶できな
くてもよく、処理すべきデータをキャッシュに記憶でき
るだけでよい。然し乍ら、一般に、オペレーティングシ
ステムは、第1A図に示されたシステムの他の部分の種々
の制御レジスタから受け取った情報をキャッシュ35に記
憶することができない。制御論理回路276は、バス13を
経て受け取った情報のキャッシュ記憶を制御するように
CACHE ACCキャッシュアクセス信号を調整する。

上記したように、プロセッサ30の外部のユニットは、
ライン61（第1A図）上のCCTLキャッシュ制御信号によっ
て転送をキャッシュ記憶すべきかどうかを制御すること
もできる。

状態マシーン271は、直接的に、又は他の制御論理回
路（図示せず）を経て間接的に、ラッチ250ないし252へ
の書き込みデータ並びに読み取り及び書き込みアドレス
のロードを制御すると共に、ピン274上の信号の状態に
基づいて入力データラッチ254からの読み取りデータの
転送も制御する。

バス13を介しての転送を制御する状態マシーン270
は、RD REQ読み取り要求、WRT REQ書き込み要求及びB
RDCST REQ一斉同時通報要求信号を制御論理回路276か
ら受け取ると共に、バスピン274からの信号を受け取
り、そしてバス13を構成する多数の信号の状態を制御す
る論理回路277へ送られる信号を発生する。更に、状態
マシーン270は、制御論理回路280に送られる信号を発生
し、この論理回路は、次いで、ラッチ250、251、252及
び254とマルチプレクサ253（第1B図）との動作を制御
し、バス13のDALデータ／アドレスライン50に信号を結
合したりそこから信号を受け取ったりできるようにす
る。読み取り動作が完了した後に、状態マシーン270
は、CLR RD FLAGSクリア読み取りフラグ信号を肯定
し、これは、制御論理回路276がRD REQ読み取り要求信
号を否定できるようにする。

このような背景から、第３図に示されたバスインター
フェイス回路33の動作について説明する。制御回路40に
よって可能とされる書き込み動作中に、DMA OR WRT
PND（DMA又は書き込みペンディング）信号が制御論理回
路273によって肯定されない場合には、状態マシーン271
は、先ず、書き込まれるべき位置のアドレスを書き込み
アドレスラッチ251（第1B図）にロードし、その位置が
キャッシュ35（第1B図）内に記憶されているかどうかを
判断する。DMA OR WRT PND信号が肯定された場合に
は、第1A図に示されたシステム内の別のユニットがバス
13を使用しているか、或いは、状態マシーン271が、バ
ス13を経てまだ転送されていない書き込みアドレス及び
データをラッチ251及び250（第1B図）の各々にロードで
きるようにしているかのいずれかである。

DMA OR WRT PND（DMA又は書き込みペンディング）
信号が肯定されない場合には、書き込みべき位置がキャ
ッシュ内であるかどうかの判断がなされる。この位置が
キャッシュ内である場合には、その位置に対応するキャ
ッシュ35の入力を新たなデータで更新しなければならな
い。その位置がキャッシュ内であるかどうかを判断する
ために、状態マシーン271は、キャッシュを読み取りで
きるようにするCACHE FTN（1:0）キャッシュ機能信号
と、マルチプレクサ264が仮想アドレス変換回路37によ
って発生された物理アドレスを使用できるようにするCA
CHE ADRS（1:0）信号とを発生する。この動作中に、ID
AL CACHE XMITキャッシュ送信信号が否定されて、キ
ャッシュからのデータが内部データバス34に接続される
のを禁止する。その位置がキャッシュ内である場合に
は、HIT信号がアンドゲート312によって肯定され、これ
は、制御論理回路273からのMISS信号の状態で表わされ
る。

MISS信号が肯定されない場合には、書き込むべき位置
がキャッシュ内となる。否定されたMISS信号に応答し
て、状態マシーン271は、キャッシュ書き込み動作を行
なえるようにするCACHE FTN（1:0）キャッシュ機能信
号と、マルチプレクサ264が仮想アドレス変換回路37か
らのアドレスを使用できるようにするCACHE ADRS（1:
0）キャッシュアドレス信号とを発生する。同時に、キ
ャッシュ入力に書き込まれるデータは、書き込みデータ
ラッチ（第1B図）に記憶され、制御論理回路のフラグ
は、肯定されたWR REQ書き込み要求信号を発生する状
態にされる。この動作中に、MBOXSTALL信号が肯定され
て、仮想アドレス変換回路が動作しないようにされる。

一方、MISS信号が肯定された場合には、書き込まれる
べき位置がキャッシュ内ではない。肯定されたMISS信号
に応答して、状態マシーンは、書き込みデータを書き込
みデータラッチ250（第1B図）にラッチできるようにし
且つWRT REQ信号を制御論理回路276によって肯定でき
るようにする。更に、CACHE ADRS（1:0）キャッシュア
ドレス信号は、リフレッシュカウンタ262（第1B図）を
増加しそしてマルチプレクサ264がフラグ42、タグ41及
びデータソース38（第1B図）にアドレスを接続してこれ
らをリフレッシュできるような状態とされる。この動作
中に、MBOX STALL信号も肯定され、仮想アドレス変換
回路の動作を不能にして別の物理アドレスを発生しない
ようにする。

書き込み動作が完了した後に、DAM ORWRT PND（DAM
又は書き込みペンディング）信号が否定される。これに
より、別のアドレス及び書き込みデータをラッチ250及
び251（第1B図）にロードすることができる。又、リフ
レッシュ動作も行なえるようにされる。

読み取り動作中に状態マシーン271によって実行又は
作動可能にされる動作は、要求された情報が命令である
かデータであるかそして要求された情報がキャッシュ35
（第1B図）にあったかどうかによって左右される。アド
レスによって識別された位置がキャッシュ内にあり且つ
キャッシュ入力を使用可能にするようなパリティエラー
がタグ41にもデータ38（第1B図）にもない場合には、情
報がキャッシュ内にある。読み取り動作は、命令を検索
するために必要とされ、この場合、制御論理回路273
は、IB REQ命令バッファ要求信号を肯定する。さもな
くば、制御回路40は、RD読み取り信号を肯定する。要求
された情報がキャッシュ35内にない場合には、制御論理
回路273がREAD MISS信号も肯定する。このREAD MISS
信号は、第1B図に示されたHIT信号の補数である。

制御回路40からの肯定されたRD読み取り信号又はIB
REQ命令バッファ要求信号の肯定状態に応答して、状態
マシーン271は、キャッシュの読み取りを可能にするCAC
HE FTN（1:0）キャッシュ機能信号と、マルチプレクサ
264（第1B図）が仮想アドレス変換論理回路37からのア
ドレスを使用できるようにするCACHE ADRS（1:0）キャ
ッシュアドレス信号とを発生する。同時に、状態マシー
ン271は、ARM ADRS STRアームアドレスストローブ信
号を肯定し、この信号は、仮想アドレス変換回路37から
のアドレスを読み取りアドレスラッチ252にロードでき
るようにする。IB REQ信号に応答した動作であった場
合には、状態マシーン271がINIT IB REQ開始命令バッ
ファ要求信号を肯定し、これにより、制御論理回路273
はフラグをセットすることができ、次いで、PREV IB
REQ手前の命令バッファ要求信号を肯定することができ
る。情報がキャッシュ35内にある場合には、状態マシー
ン271は、第1B図について述べたように情報をキャッシ
ュから接続することができそして動作が終了する。

情報がキャッシュ35内になくそしてDMAOR WRT PND
（DMA又は書き込みペンディング）信号が肯定された場
合には、状態マシーン271は、プロセッサ30を肯定するS
TALL及びMBOX STALL信号と、リフレッシュ動作を行な
えるようにするCACHE ADRS（1:0）信号とを肯定する。
STALL信号により、読み取り動作に入る前に書き込み動
作を完了することができる。

DMA OR WRT PND（DMA又は書き込みペンディング）
信号が否定された場合には、読み取り動作が行なわれ
る。状態マシーン271は、制御論理回路276がRD REQ読
み取り要求信号を肯定できるようにする。次いで、状態
マシーン271は、CACHEABLE信号、CCTLキャッシュ制御信
号、RDYレディ信号及びERRエラー信号を監視し、読み取
り動作の終了を判断する。CACHEABLE又はCCTLキャッシ
ュ制御信号が情報をキャッシュ記憶しなければならない
ことを指示する場合には、バス13を経て１つの転送が行
なわれる。一方、情報をキャッシュ記憶すべき場合に
は、キャッシュ入力（第1B図）の各入力に対して１つづ
つの２つの転送が必要とされる。１つの特定の実施例で
は、最下位から２番目のアドレスビットが検索されるワ
ードを識別するので、第２の検索中に読み取りアドレス
レジスタの第２のアドレスビットが、検索されるべき第
２のワードを識別するように反転される。従って、ワー
ドは、メモリ11内のアドレス可能な位置に配置される逆
の順序で検索される。

転送をキャッシュ記憶すべき場合に、RDYレディ信号
が受け取られた時には、DAL PAR ERRパリティエラー
信号が肯定されず、パリテーエラーが受信情報にないこ
とを指示するならば、状態マシーン271は、マルチプレ
クサ264（第1B図）が仮想アドレス変換回路からのアド
レスを用いてキャッシュ35内の入力を選択できるように
すると共に、情報を選択された高ワード又は低ワードの
いずれかにロードできるようにする。情報をロードすべ
きキャッシュ35内のワードは、VA（２）仮想アドレスビ
ットの状態によって左右される。次いで、情報は、デー
タ路36（第1B図）に接続される。

DAL PAR ERRパリティエラー信号が肯定されるか又
はERRエラー信号がライン55（第1A図）上で肯定され
て、転送に加わった他のユニットによるエラー応答を示
す場合には、PREV IB REQ手前の命令バッファ要求信
号が肯定されたかどうかに基づいて動作が行なわれる。
もしそうであれば、制御回路40（第1B図）は、肯定され
たIB FILL ERR命令バッファ一杯エラー信号により、
修正動作を行なえることが通知される。PREV IB REQ
手前の命令バッファ要求信号が肯定されない場合には、
STALL及びMBOX STALL信号が肯定されてプロセッサ30を
停止すると共に、TRAP REQトラップ要求信号が肯定さ
れて、プロセッサ制御回路40が選択された回復動作を実
行できるようにする。

受け取った情報をキャッシュ記憶すべき場合及びデー
タを受け取った時にERRエラー信号もDAL PAR ERRパリ
ティエラー信号も肯定されない場合には、状態マシーン
271は、第２のワードを検索してキャッシュ35に記憶で
きるようにする。第２のワードが適切に受け取られた場
合には、これが上記したようにキャッシュ35に記憶され
る。状態マシーン271は、マルチプレクサ264が仮想アド
レス変換回路37からのアドレスを使用できるようにする
CACHE ADRS（1:0）キャッシュアドレス信号と、第２の
ワードをキャッシュ入力に記憶できるようにするCACHE
FTN（1:0）キャッシュ機能信号とを発生する。然し乍
ら、状態マシーン271は、データ路36に情報を転送でき
るようにしない。

一方、ERRエラー信号又はDAL PARERRパリティエラー
信号が肯定された場合には、MBOX STALL信号が肯定さ
れて、仮想アドレス変換回路37を停止すると共に、第１
のワードが書き込まれたキャッシュの入力が無効とマー
クされる。同時に、CACHE ADRS（1:0）信号は、マルチ
プレクサ264がリフレッシュカウンタ262からのリフレッ
シュアドレスを使用してキャッシュ35の内容をリフレッ
シュすると共にカウンタを増加できるような状態にされ
る。

状態マシーン271は、この状態マシーンがキャッシュ3
5に情報を書き込むこともキャッシュ35から情報を読み
取ることもできない時に、リフレッシュ動作を実行する
ことができる。これらの動作を行なえるようにするため
に、状態マシーン271は、マルチプレクサ264がリフレッ
シュカウンタ262からのリフレッシュアドレス信号を使
用して通常のやり方で記憶回路38、41及び42（第1B図）
の内容をリフレッシュできるようにするCACHE ADRS信
号を発生する。

又、状態マシーン271は、制御論理回路273からのDMA
INV REQ無効化要求信号に応答してキャッシュ35の入
力を無効化できるようにする。第1B図について上記した
ように、この信号は、CCTLキャッシュ制御信号とADRS
STRアドレスストローブ信号の両方が第1A図に示すシス
テム内の他のユニットによって肯定された時に、これら
の肯定された２つの信号が一致するのに応答して発生さ
れる。このようなことは、上記他のユニットがメモリ11
とのDMA（直接メモリアクセス）動作を実行し、従っ
て、DMG直接メモリ許可信号が肯定された時に生じる。
別のユニットが、キャッシュ35内に記憶されているメモ
リ11内の位置にデータを転送する場合には、キャッシュ
の入力を無効とマーク付けしなければならない。第1B図
を参照すれば、DMG及びADRS STRアドレスストローブ信
号の一致に応答して、アンドゲート401は、入力データ
ラッチ254が信号（この場合は、DALデータアドレスライ
ン50上のアドレス信号である）をラッチできるようにす
る。

DMA INV REQ無効化要求信号に応答して、状態マシ
ーン271は、先ず、キャッシュ35からのデータを内部バ
ス34に接続できるようにすることなく、入力データラッ
チ254のアドレスを用いて、キャッシュ35の読み取り動
作を実行しようと試みる。MISS信号が肯定された場合に
は、その位置がキャッシュ内になく、それ以上のことは
何も生じない。

然し乍ら、MISS信号が否定された場合には、入力デー
タラッチ254のアドレスによって識別された位置がキャ
ッシュ内にあり、状態マシーンはキャッシュ無効化動作
を開始する。この場合、状態マシーンは、無効化動作を
行なえるようにするCACHE FTN（1:0）キャッシュ機能
信号と、マルチプレクサ264が無効化において入力デー
タラッチの内容を使用できるようにするCACHE ADRS
（1:0）キャッシュアドレス信号とを発生する。

状態マシーン270は、バス13からのCCTLキャッシュ制
御信号、DMR直接メモリ要求信号、RDYレディ信号及びER
Rエラー信号と、制御論理回路276からのRD REQ読み取
り要求信号、WRT REQ書き込み要求信号、BRDCST REQ
一斉同時通報要求信号及びCACHEACCキャッシュアクセス
信号と、状態マシーン271からのINH DMA禁止直接メモ
リアクセス信号及びARM RD REQアーム読み取り要求信
号とに応答して動作する。状態マシーン270が、第1A図
に示されたシステム内の別のユニットがバス13を経て転
送を実行しようとしていることを示す肯定されたDMR直
接メモリ要求信号を受け取る場合には、INH DMA禁止DM
A又はBRDCST REQ一斉同時通報要求信号が肯定されない
限り、DIS DMGディスエイブル直接メモリ許可信号を否
定し、これが、次いで、制御論理回路277を作動可能に
し、DMG直接メモリ許可信号を肯定できるようにする。
肯定されたDMG直接メモリ許可信号により、別のユニッ
トはバス13を介して転送を行なうことができる。更に、
状態マシーン270は、DATA IN信号を肯定し、これによ
り、DAL制御論理回路280が作動可能にされて、DALデー
タ／アドレスライン50を調整し、システム内の他のユニ
ットがこれらを使用できるようにされる。又、状態マシ
ーン270は、TRI−STATE STR信号を肯定し、制御論理回
路277を作動可能に、他のユニットが、DATA STRデータ
ストローブ、ADRS STRアドレスストローブ及びRT TYP
E転送形式信号を使用できるようにする。

或いは又、システム内の他のユニットがバス13を経て
転送を実行しない場合には、状態マシーン270は、制御
論理回路276からのRD REQ、WRT REQ及びBRDCST REQ
信号に応答してバス13を経て転送を行なえるようにす
る。WRT REQ書き込み要求信号が肯定されて、ラッチ25
1及び250（第1B図）の各々書き込みアドレス及び書き込
みデータを指示する場合には、DMR信号が肯定されない
ならば、状態マシーン270は、DAL CONT（1:0）（DAL内
容）信号を発生し、これにより、マルチプレクサ253
は、ラッチ251からDALデータ／アドレスライン50に書き
込みアドレスを接続できるようにする。これと同時に、
状態マシーン270は、ADRS STR ENアドレスストローブ
イネーブル信号を肯定し、これにより、制御論理回路27
7は、ADRS STRアドレスストローブ信号を肯定すること
ができる。

次いで、状態マシーン270は、DAL CONT（1:0）（DAL
内容）信号を発生し、これにより、マルチプレクサ253
は、書き込みデータラッチ250の内容をDALデータ／アド
レスライン50に接続することができる。同時に、状態マ
シーン270は、DATA STR ENデータストローブイネーブ
ル信号を肯定し、これにより、制御論理回路277は、DAT
A STRデータストローブ信号を肯定することができる。
その後、状態マシーンは、RDYレディ又はERRエラー信号
が肯定されるまで待機する。肯定されたRDY信号を受け
取った場合には、ADRSSTR ENアドレスストローブイネ
ーブル信号及びDATA STR ENデータストローブイネー
ブル信号を否定することによって動作が終了され、これ
により、制御論理回路277は、ADRS STRアドレスストロ
ーブ信号及びDATA STRデータストローブ信号を各々否
定することができそして制御論理回路276は、WRTREQ信
号を否定できるようにされる。

一方、肯定されたERRエラー信号が受信された場合に
は、状態マシーン270は、再試みを実行し、DAL CONT
（1:0）（DAL内容）信号を発生する。これにより、マル
チプレクサ253は、ラッチ250からの書き込みデータ信号
をDALデータ／アドレスライン50に接続することができ
る。

RDYレディ信号及びERRエラー信号が両方とも肯定され
た場合には、再試みが通知され、転送が再び試みられ
る。

他の動作が何等生じない場合には、状態マシーン270
は、DAL CONT（1:0）（DAL内容）信号を発生し、これ
により、マルチプレクサ253は、読み取りアドレスラッ
チ252の内容をDALデータ／アドレスライン50に接続する
ことができる。これにより、状態マシーン270は、他の
信号及び状態によって読み取り動作を行なえるようにな
った時に読み取り動作を迅速に開始することができる。
読み取り動作中に、RD REQ読み取り要求信号が肯定さ
れた場合には、状態マシーン270は、ADRS STRENアドレ
スストローブイネーブル信号を肯定し、これにより、制
御論理回路277は、ADRS STRアドレスストローブ信号を
肯定することができる。次いで、状態マシーン270は、D
ATA INデータ入力信号を肯定し、これにより、制御論
理回路280は、DALデータ／アドレスライン50を調整し、
システム内の他のユニットがこれらを使用できるように
する。これと同時に、状態マシーンは、DATA STR EN
データストローブイネーブル信号を肯定し、これによ
り、制御論理回路277は、DATA STRデータストローブ信
号を肯定することができる。

次の動作は、CACHE ACCキャッシュアクセス信号が制
御論理回路276によって肯定されるかどうかによって左
右される。この信号が肯定される場合には、検索される
データがキャッシュにあり、従って、バス13を経て２つ
のワードが読み取られる。一方、CACHE ACCキャッシュ
アクセス信号が肯定されない場合には、検索されるデー
タがキャッシュになく、１ワードのみがバス13を経て読
み取られる。CACHEACCキャッシュアクセス信号が肯定さ
れない場合には、状態マシーン270は、RD DATALAT読み
取りデータラッチ信号を肯定し、これが肯定されると、
入力ラッチ254（第1B図）はDALデータ／アドレスライン
50を経て信号を受け取ることができる。RD DATA LAT
読み取りデータラッチ信号がその後否定されると、入力
ラッチによって信号がラッチされる。状態マシーン270
は、ERRエラー信号が否定された場合には肯定されたRDY
レディ信号に応答してRD DATA LAT読み取りデータラ
ッチ信号を否定し、CLR RD FLAGSクリア読み取りフラ
グ信号を肯定する。肯定されたCLR RD REQ信号に応答
して、制御論理回路276は、RD REQ読み取り要求信号を
否定する。

一方、CACHE ACCキャッシュアクセス信号が肯定され
た場合には、上記したように読み取り動作が実行され
る。データが入力データラッチにラッチされた時にCCTL
キャッシュ制御信号が肯定されない場合には、第２の動
作も実行される。一方、CCTLキャッシュ制御信号が肯定
されて、その転送に加わった他のユニットがデータのキ
ャッシュ記憶を除外していることを示す場合には、第２
の動作が実行されない。

状態マシーン271は、INH DMA禁止直接メモリアクセ
ス信号を使用して、状態マシーン270が他のユニットか
らのDMR直接メモリ要求信号の受信に応答してDMG直接メ
モリ許可信号を肯定しないようにする。INH DMA禁止直
接メモリアクセス信号は、フローティングポイントプロ
セッサ31（第1A図）との或る転送中に肯定される。

制御回路40からのRD BRDCST読み取り放送及びBASIC
BRDCST基本一斉同時通報信号は、状態マシーン271が
キャッシュ35又はデータ路36内のレジスタ255（第1B
図）からフローティングポイントオペランド情報を転送
できるようにする。制御論理回路276は、BRDCST REQ一
斉同時通報要求信号を肯定できるようにされ、次いで、
状態マシーン270が上記したようにこの情報を転送でき
るようにする。又、状態マシーン271は、制御論理回路2
73がフラグをセットしてFPP PNDフローティングポイン
トプロセッサペンディング信号を肯定する。状態マシー
ン271は、SIG FPP信号フローティングポインドプロセ
ッサ信号を肯定し、フローティングポイントプロセッサ
31からフローティングポイント動作の結果を受け取る用
意ができたことをFPPインターフェイス回路272に指示す
る。上記したように、状態コードがレディである時に
は、インターフェイス路272がCP OK信号を肯定し、結
果のデータがレディである時には、CP RDYレディ信号
を肯定する。CP RDYレディ信号に応答して、状態マシ
ーン271は、状態マシーン270が結果のデータを受け取る
ことができるようにする。フローティングポイントプロ
セッサ31がエラーを指示する場合には、インターフェイ
ス回路272がCP ERRエラー信号を肯定する。CP OK、CP
RDY又はCP ERR信号に応答して、状態マシーン271は、F
PP PNDフローティングポイントプロセッサペンディン
グ信号を制御するフラグをリセットして、信号を否定で
きるようにする。

発明の効果バスインターフェイス回路33は、多数の効果を発揮す
る。先ず、第１に、各々が別々の動作を制御すると共に
フラグを介して通信する２つの状態マシーン270及び271
を使用することにより、回路が著しく簡単化される。

更に、状態マシーン271は、キャッシュ35をリフレッ
シュすることができ、ダイナミックメモリエレメントを
使用できるようにする。これにより、キャッシュの物理
的なサイズが減少されるか又はこれまでの場合と同じ領
域内により多くのキャッシュ記憶容量を与えることがで
きる。

更に、バスインターフェイス回路33は、キャッシュデ
ータを検索する際に、先ず、プログラムによって必要と
されるデータを検索し、次いで、キャッシュ入力に記憶
するための他のワードを検索する。公知のシステムで
は、データワードは、メモリに記憶された順に検索さ
れ、従って、最初のデータワードは、必ずしもプログラ
ムによって直ちに必要とされるものではない。これによ
り、処理の続行は、第２のワードが検索されるまで遅延
された。

更に、バスインターフェイス回路33は、書き込み動作
がペンディングされている間に読み取りアドレスが発生
されて読み取りアドレスラッチ252にラッチされる程度
まで読み取り動作を開始することができる。読み取り動
作は、ペンディングの書き込み動作が完了するまで終わ
らず、書き込み動作が完了した時には、読み取りアドレ
スを直ちに送信することができる。

更に、バスインターフェイス回路は、プロセッサ30に
読み取り動作が設定されたか書き込み動作が設定された
こに拘りなく、第1A図に示されたシステムの他のユニッ
トにより実行される直接メモリアクセス動作によってキ
ャッシュ入力を無効化することもできる。即ち、キャッ
シュ入力の無効化動作は、入力ラッチ254に受け取られ
たDMAアドレスに応答して行なうことができ、一方、書
き込みデータ及び書き込みアドレスは、各々のラッチ25
1及び250（第1B図）にラッチされ、読み取りアドレス25
2にラッチされる。これにより、無効化プロセスが簡単
化される。

以上の説明は、本発明の特定の実施例に限定された。
然し乍ら、本発明に変更及び修正を加えても本発明の効
果の幾つか又は全部が達成されることが明らかであろ
う。それ故、本発明の真の精神及び範囲内に入るこのよ
うな全ての変更及び修正は特許請求の範囲内に網羅され
るものとする。

【図面の簡単な説明】

第1A図は、本発明によるデジタルデータ処理システムの
一般的なブロック図そして第1B図は、第1A図に示された
システムに用いられるプロセッサの編成ブロック図、第２図は、第2A図ないし第2D図で構成されるものであっ
て、本発明を理解するのに有用なタイミング図、そして第３図は、システムの他の部分との転送を制御する回路
に特に関連した第1B図のプロセッサの一部分を詳細に示
すブロック図である。 10……中央処理ユニット（CPU） 11……メモリ 12……入力／出力サブシステム 13……バス 14……オペレータコンソール 17……メモリアレイ 20……入力／出力ユニット 21……装置バス、22……制御器 23……書き込みバッファ 24……専用バス 25……システム制御回路 30……プロセッサ 31……フローティングポイントプロセッサ 33……バスインターフェイスユニット 35……キャッシュ 36……データ路 37……メモリ管理ユニット 40……プロセッサ制御回路

フロントページの続き (72)発明者アニルケイジャインアメリカ合衆国マサチューセッツ州 01775 ストウカークランドドライヴ 158

Claims

(57)【特許請求の範囲】

【請求項１】情報を処理するための処理回路と、バス
（13）に接続するためのバスインターフェース回路とを
備えたプロセッサ（30）であって、上記バスインターフ
ェース回路は、デジタルデータ処理システム内の他のユ
ニット（12）から上記バスを経て上記処理回路へ処理を
行うために情報を転送すると共に、処理済の情報を上記
処理回路から上記バスを経て上記他のユニットに転送す
るものであり、上記インターフェース回路は、Ａ）上記処理回路に接続されると共に、上記バスに接続
されて、他のユニットから受け取った情報を上記処理回
路へ転送するためにラッチする入力ラッチ（250）と、Ｂ）上記処理回路に接続されると共に、上記バスに接続
されて、上記処理回路からの情報を他のユニットに転送
するためにラッチする出力ラッチ（254）と、Ｃ）インターフェース制御回路（33）とを備えており、
このインターフェース制御回路は、 i.上記処理回路、上記出力ラッチ及び上記入力ラッチに
接続されて、上記処理回路と、上記出力ラッチ及び上記
入力ラッチとの間の情報の転送を制御する内部状態制御
回路（271）と、 ii.上記入力ラッチ及び上記出力ラッチに接続されると
共に、上記バスに接続されて、上記他のユニットと、上
記入力ラッチ及び上記出力ラッチとの間の情報の転送を
制御する外部状態制御回路（270）と、 iii.上記内部状態制御回路及び上記外部状態制御回路に
接続され、上記入力ラッチ及び出力ラッチの状態に応答
して選択された状態をとるように上記内部状態制御回路
によって制御され、これにより、上記外部状態制御回路
の動作を制御する状態指示器（276）とを備えたことを
特徴とするプロセッサ。
【請求項２】上記バス（13）は、このバスを経ての情報
の転送を制御するための制御信号を含み、上記内部状態
制御回路（271）及び上記外部状態制御回路（270）の両
方が上記制御信号を受信し、この信号に応答して作動す
ることを特徴とする特許請求の範囲第（１）項記載のプ
ロセッサ。
【請求項３】上記制御信号の一つは、他のユニット（1
2）が上記バス（13）を経て情報の転送を開始すること
を必要とする時にこの他のユニットによって肯定された
直接メモリ要求信号であり、上記外部状態制御回路（27
0）は、上記直接メモリ要求信号を受信し、この直接メ
モリ要求信号に応答して、直接メモリ許可信号を発生し
て、上記他のユニット（12）が上記バスを介しての情報
の転送を開始することを可能にし、上記内部状態制御回
路（271）は、上記直接メモリ要求信号を受信し、この
信号及び上記処理回路からの信号に応答して、上記外部
状態制御回路が上記直接メモリ許可信号を発生すること
を禁止するための禁止信号を発生することを特徴とする
特許請求の範囲第（２）項記載のプロセッサ。
【請求項４】上記情報はデータ及びアドレスを含み、他
のユニット（12）は、読み取り動作中に、上記上記処理
回路からのアドレスの受信に応答してデータを上記プロ
セッサ（30）に上記バス（13）を介して転送し、上記バ
スインターフェース回路は、更に上記内部状態制御回路
及び外部状態制御回路の両方に接続されたアドレスラッ
チ（251）を更に含んでおり、上記内部状態制御回路
は、レディ信号の受信に応答して、上記アドレスラッチ
が上記処理回路からアドレスを受信すること及び上記入
力ラッチ（250）が上記データを受信することを可能に
し、上記内部状態制御回路（271）は、上記処理回路か
ら読み取り許可信号の受信に応答して読み取り要求信号
を発生し、上記外部状態制御回路（270）は、上記読み
取り要求信号を受信し、この信号に応答して上記アドレ
スラッチ（251）が上記バスを経て上記アドレスを転送
することを可能にし、そして上記外部状態制御回路（27
0）は、上記読み取り動作中に上記他のユニット（12）
が、上記読み取り要求信号に応答することを可能とする
制御信号を上記バス上に転送するために発生することを
特徴とする特許請求の範囲第（３）項記載のプロセッ
サ。
【請求項５】上記内部状態制御回路（271）は、読み取
り動作中、上記バス（13）からのエラー信号を受信し、
上記内部状態制御回路は、このエラー信号に応答してエ
ラー回復動作を開始することを特徴とする特許請求の範
囲第（４）項記載のプロセッサ。
【請求項６】上記プロセッサ（30）が、キャッシュメモ
リ（35）を更に含み、上記バス制御信号が複数の状態を
有するキャッシュ制御信号を更に含み、上記内部状態制
御回路（271）は、上記キャッシュ制御信号及び上記レ
ディ信号の状態に応答して上記キャッシュメモリが上記
情報を記憶することを選択的に可能にすることを特徴と
する特許請求の範囲第（５）項記載のプロセッサ。
【請求項７】上記プロセッサ（30）が、上記処理回路か
らのアドレスを受信して、このアドレス信号に応答し
て、選択された状態を有するヒット信号を発生するキャ
ッシュメモリ（35）を含み、、上記内部状態制御回路
（271）は上記ヒット信号を受信して、上記ヒット信号
の状態に応答して上記読み取り要求信号を選択的に発生
することを特徴とする特許請求の範囲第（５）項記載の
プロセッサ。
【請求項８】上記処理回路が、上記バス（13）を介して
他のユニット（12）に転送するためのデータ及びアドレ
スを含む情報を発生し、上記バスインターフェース回路
は、上記処理回路に接続された、上記アドレスを受信す
るためのアドレスラッチ（251）を更に含み、上記内部
状態制御回路（271）は上記アドレスラッチがアドレス
を受信すること及び出力ラッチ（254）がデータを受信
することを可能にし、上記内部状態制御回路はまた、書
き込み要求信号を発生し、上記外部状態制御回路（27
0）は、上記書き込み要求信号を受信し、この書き込み
要求信号に応答して、上記アドレスラッチ（251）が上
記バスを経てアドレスを転送することを可能にすると共
に、上記出力ラッチが上記バスを経てデータを転送する
ことを可能にし、そして上記外部状態制御回路（270）
は、上記他のユニットへ送信されて、上記アドレス及び
データを上記他のユニットが受信することを可能にする
制御信号を他のユニットへ送信するために発生すること
を特徴とする特許請求の範囲第（２）項記載のプロセッ
サ。
【請求項９】上記プロセッサ（30）が、上記アドレスに
応答して、選択された状態を有するヒット信号を発生す
るキャッシュメモリ（35）を含み、上記内部状態制御回
路（271）は、上記キャッシュメモリが、ヒット信号の
状態に応答して書き込み動作中に処理回路からのデータ
を記憶することを可能にすることを特徴とする特許請求
の範囲第（８）項記載のプロセッサ。
【請求項１０】処理回路及びバス（13）に接続され、他
のユニット（12）から上記バスを経て処理回路へ情報を
処理を行うために転送し、上記処理回路から上記バスを
経て上記他のユニットへ処理済情報を転送するためのバ
スインターフェース回路であって、このバスインターフ
ェース回路が、 A.上記処理回路及び上記バスに接続され、他のユニット
から受信された情報を上記処理回路へ転送するためにラ
ッチする入力ラッチ（250）と、 B.上記処理回路及び上記バスに接続され、上記処理回路
からの情報を他のユニットに転送するためにラッチする
出力ラッチ（254）と、 C.インターフェース制御回路（33）とを備えており、こ
のインターフェース制御回路は、 i.上記処理回路と、上記出力ラッチ及び上記入力ラッチ
とに接続され、上記処理回路と、上記出力ラッチ及び上
記入力ラッチとの間での情報の転送を制御するための内
部状態制御回路（271）と、 ii.上記入力ラッチと、上記出力ラッチとに接続される
と共に、上記バスに接続されて上記他のユニットと上記
入力ラッチ及び上記出力ラッチとの間での情報の転送を
制御するための外部状態制御回路（270）と、 iii.上記内部状態制御回路及び上記外部状態制御回路に
接続されており、上記内部状態制御回路によって制御さ
れて、上記入力ラッチ及び上記出力ラッチの状態に応答
して、選択された状態を有し、上記外部状態制御回路の
動作を制御するようにする状態指示器（276）とを含む
バスインターフェース回路。
【請求項１１】上記バスが、このバスを経ての情報の転
送を制御するための制御信号を含み、上記内部状態制御
回路（271）及び上記外部状態制御回路（270）が、上記
制御信号を受信して、この制御信号に応答して作動する
ことを特徴とする特許請求の範囲第（10）項記載のバス
インターフェース回路。
【請求項１２】上記制御信号の一つが、他のユニット
（12）が上記バス（13）を介して情報の転送を開始する
ことを必要とする時に上記他のユニットによって肯定さ
れた直接メモリー要求信号であり、上記外部状態制御回
路（270）が上記直接メモリ要求信号を受信し、この直
接メモリ要求信号に応答して、直接メモリ許可信号を発
生して、上記他のユニット（12）が上記バスを介しての
情報の転送を開始することを可能にし、上記内部状態制
御回路（271）は、上記直接メモリ要求信号を受信し、
この直接メモリ要求信号及び上記処理回路からの信号に
応答して、上記外部状態制御回路が、上記直接メモリ許
可信号を発生することを禁止するための禁止信号を発生
することを特徴とする特許請求の範囲第（11）項記載の
バスインターフェース回路。
【請求項１３】上記情報は、データ及びアドレスを含
み、他のユニット（12）は、読み取り動作中上記処理回
路を含むプロセッサ（30）からのアドレスの受信に応答
して上記バス（13）を経てデータを上記プロセッサへ転
送し、上記バスインターフェース回路が、更に上記内部
状態制御回路（271）及び上記外部状態制御回路（270）
の両方に接続されたアドレスラッチ（251）を含んでお
り、上記内部状態制御回路は、レディ信号を受信するこ
とに応答して、上記アドレスラッチが上記処理回路から
アドレスを受信すること及び上記入力ラッチが上記デー
タを受信することを可能とし、上記内部状態制御回路
は、上記処理回路からの読み取り可能信号の受信に応答
して、上記状態指示器（276）が読み取り要求信号を発
生することを可能にし、上記外部状態制御回路は、上記
読み取り要求信号を受信し、この読み取り要求信号に応
答して、上記アドレスラッチが上記バスを経て上記アド
レスを転送することを可能にし、そして上記外部状態制
御回路は、上記バスを介して転送される制御信号を発生
して、上記他のユニットが、上記読み取り動作中に上記
読み取り要求信号に応答することを可能にすることを特
徴とする特許請求の範囲第（11）項記載のバスインター
フェース回路。
【請求項１４】上記内部状態制御回路（271）は、読み
取り動作中上記バスからのエラー信号を更に受信し、上
記内部状態制御回路は、上記エラー信号に応答してエラ
ー回復動作を開始することを特徴とする特許請求の範囲
第（13）項記載のバスインターフェース回路。
【請求項１５】上記プロセッサ（30）が、キャッシュメ
モリ（35）を更に含み、上記バス制御信号が複数の状態
を有するキャッシュ制御信号を更に含み、上記内部状態
制御回路（271）は、上記キャッシュ制御信号を受信
し、上記キャッシュ制御信号の状態及び上記レディ信号
に応答して、上記キャッシュメモリが上記情報を記憶す
ることを可能にすることを特徴とする特許請求の範囲第
（13）項記載のバスインターフェース回路。
【請求項１６】上記プロセッサ（30）が、上記処理回路
からアドレスを受信し、このアドレスに応答して選択さ
れた状態を有するヒット信号を発生するキャッシュメモ
リ（35）を更に含み、上記内部状態制御回路（271）は
上記ヒット信号を受信し、上記ヒット信号の状態に応答
して、上記状態指示器（276）が上記読み取り要求信号
を選択的に発生することを可能にすることを特徴とする
特許請求の範囲第（13）項記載のバスインターフェース
回路。
【請求項１７】上記処理回路が、上記バス（13）を経て
他のユニット（12）へ転送するためのデータ及びアドレ
スを含む情報を発生し、上記バスインターフェース回路
は、上記処理回路に接続され、上記アドレスを受信する
ためのアドレスラッチ（251）を更に含み、上記内部状
態制御回路は、上記アドレスラッチがアドレスを受信す
ること及び出力ラッチ（254）がデータを受信すること
を可能とし、上記内部状態制御回路は、上記状態指示器
（276）が書き込み要求信号を発生することを可能と
し、上記外部状態制御回路（270）は、上記書き込み要
求信号を受信し、この書き込み要求信号に応答して、上
記アドレスラッチが上記バスを経てアドレスを転送する
こと、及び上記出力ラッチが上記バスを経てデータを転
送することを可能とし、上記外部状態制御回路は、上記
他のユニットへ転送するための制御信号を発生して、こ
の他のユニットが上記アドレス及びデータを受信するこ
とを可能とすることを特徴とする特許請求の範囲第（1
1）項記載のバスインターフェース回路。
【請求項１８】上記プロセッサ（30）が、上記アドレス
に応答して、選択された状態を有するヒット信号を発生
するキャッシュメモリ（35）を含み、上記内部状態制御
回路（271）が、ヒット信号の状態に応答して、書き込
み動作中に、上記キャッシュメモリが処理回路からのデ
ータを記憶することを可能とすることを特徴とする特許
請求の範囲第（17）項記載のバスインターフェース回
路。
【請求項１９】A.情報を受信するための処理回路であっ
て、アドレス及びデータを含む情報を発生し、読み取り
動作又は書き込み動作を識別するための転送形式指標を
発生するための処理回路と、 B.上記処理回路に接続され、情報を記憶し、アドレス及
びこの記憶される情報の受信に応答して、選択された状
態を有するヒット信号を発生するキャッシュメモリ（3
5）と、 C.バス（13）に接続され、上記バスを経て他のユニット
（12）が処理を行うために情報を受信し、処理済情報を
上記処理回路から上記他のユニットへ、上記バスを介し
て転送するためのバスインターフェース回路とを備えた
プロセッサ（30）であって、上記バスインターフェース
回路は、 i.上記処理回路に接続されると共に上記バスに接続さ
れ、他のユニットから受信されたデータを上記処理回路
へ転送するためにラッチする入力ラッチ（250）と、 ii.上記処理回路に接続されると共に上記バスに接続さ
れ、上記処理回路からのデータを他のユニットへ転送す
るためにラッチする出力ラッチ（254）と、 iii.上記処理回路に接続されると共に上記バスに接続さ
れ、上記処理回路からのアドレスをラッチするためのア
ドレスラッチ（251）と、 iv.インターフェース制御回路（33）とを備え、このイ
ンターフェース制御回路（33）は、 a.上記処理回路、上記出力ラッチ、上記入力ラッチ、上
記アドレスラッチ及び上記バスに接続され、上記処理回
路と上記出力ラッチ及び上記入力ラッチとの間のデータ
の転送を制御し、上記アドレスラッチが上記処理回路か
らのアドレスをラッチすることを可能にし、上記処理回
路からの転送形式指標、上記キャッシュメモリからのヒ
ット信号に状態及び上記バスを介して受信された制御信
号に応答して読み取り動作又は書き込み動作を開始する
転送開始信号を発生する内部状態制御回路（271）と、 b.上記入力ラッチ、上記出力ラッチ、上記アドレスラッ
チに接続されると共に、上記バスに接続されており、上
記アドレスラッチ及び上記出力ラッチの内容が上記バス
を介して送信されることを選択的に可能にすると共に、
上記入力ラッチが上記バスを介してデータを受信するこ
とを可能にする制御信号を発生し、上記バスを介して制
御信号を送信及び受信する外部状態制御回路と、 c.上記内部状態制御回路及び上記外部状態制御回路に接
続され、上記転送開始信号によって制御され、上記外部
状態制御回路の動作を制御するための選択された状態を
有する状態指示器（276）とを含むプロセッサ。
【請求項２０】情報を処理し、アドレス及びデータを含
む情報を発生し、読み取り動作又は書き込み動作を識別
する転送形式指標を発生する処理回路と、上記処理回路
に接続され、情報を記憶し、アドレス及びこの記憶され
る情報の受信に応答して選択された状態を有するヒット
信号を発生するキャッシュメモリ（35）とから成るプロ
セッサ（30）に使用するためのバスインターフェース回
路であって、上記バスインターフェース回路は、バスに接続され、処
理を行うための他のユニットからの情報を上記バスを経
て受信し、処理済情報をバスを経て上記処理回路から上
記他のユニットに転送し、上記インターフェース回路
は、 A.上記処理回路に接続されると共に、上記バスに接続さ
れており、他のユニットから受信されたデータを上記処
理回路へ転送するためにラッチする入力ラッチ（25
0）、 B.上記処理回路に接続されると共に、上記バスに接続さ
れており、上記処理回路からのデータを他のユニットに
転送するためにラッチする出力ラッチ（254）、 C.上記処理回路に接続されると共に、上記バスに接続さ
れており、上記処理回路からのアドレスをラッチするア
ドレスラッチ（251）、及び D.インターフェース制御回路を備えており、このインタ
ーフェース制御回路は、 i.上記処理回路、上記出力ラッチ、上記入力ラッチ、上
記アドレスラッチ及び上記バスに接続されており、上記
処理回路と上記出力ラッチ及び上記入力ラッチとの間の
データ転送を制御し、上記アドレスラッチが上記処理回
路からのアドレスをラッチすることを可能とすると共
に、上記処理回路からの転送形式指標、上記キャッシュ
メモリからのヒット信号の状態、及び上記バスを経て受
信された制御信号に応答して、読み取り動作又は書き込
み動作を開始するための転送開始信号を発生する内部状
態制御回路（33）と、 ii.上記入力ラッチ、上記出力ラッチ、上記アドレスラ
ッチ及び上記バスに接続されており、上記アドレスラッ
チ及び上記出力ラッチの内容が上記バスを経て転送され
ることを選択的に可能にし、上記入力ラッチが上記バス
を経てのデータを受信することを可能にし、更に上記バ
ス経て制御信号を送信及び受信する外部状態制御回路
（270）と、 iii.上記内部状態制御回路及び上記外部状態制御回路に
接続され、上記転送開始信号によって制御されて、上記
外部状態制御回路の動作を制御するための選択された状
態を有する状態指示器（276）とを含む、バスインター
フェース回路。