JPH0687232B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0687232B2 JPH0687232B2 JP63321569A JP32156988A JPH0687232B2 JP H0687232 B2 JPH0687232 B2 JP H0687232B2 JP 63321569 A JP63321569 A JP 63321569A JP 32156988 A JP32156988 A JP 32156988A JP H0687232 B2 JPH0687232 B2 JP H0687232B2
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- Japan
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- data processing
- cache memory
- data
- processing unit
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリを有するデータ処理装置に関
し、特にキャッシュメモリを複数備えたリアルタイムマ
ルチタスクシステムに好適なデータ処理装置に関する。
し、特にキャッシュメモリを複数備えたリアルタイムマ
ルチタスクシステムに好適なデータ処理装置に関する。
第３図は従来のキャッシュメモリを備えたデータ処理装
置の要部の構成を示すブロック図の一例であり、たとえ
ば本願出願人が特願昭63-11222号として出願した構成と
基本的に同一である。
置の要部の構成を示すブロック図の一例であり、たとえ
ば本願出願人が特願昭63-11222号として出願した構成と
基本的に同一である。
図中、１はデータ処理部であり、後述するキャッシュメ
モリ２または主メモリ３に対してデータのアクセスを行
う。
モリ２または主メモリ３に対してデータのアクセスを行
う。
キャッシュメモリ２とデータ処理部１とは、データバス
BDを介してシステムバスSBに接続されているが、このシ
ステムバスSBにはバスドライバ回路４が介装されてい
る。
BDを介してシステムバスSBに接続されているが、このシ
ステムバスSBにはバスドライバ回路４が介装されてい
る。
バスドライバ回路４は、ゲート回路41をANDゲート42の
出力信号にて制御することにより開閉されて、データバ
スBDの駆動を制御する。これにより、データ処理部１及
びキャッシュメモリ２とシステムバスSBとの間が接続さ
れまた遮断される。
出力信号にて制御することにより開閉されて、データバ
スBDの駆動を制御する。これにより、データ処理部１及
びキャッシュメモリ２とシステムバスSBとの間が接続さ
れまた遮断される。
バスドライバ回路４のANDゲート42は２入力であり、第
１の入力にはキャッシュメモリ２から出力される第１信
号S1が、第２の入力にはデータ処理部１から出力される
第２信号S2がそれぞれ与えられている。
１の入力にはキャッシュメモリ２から出力される第１信
号S1が、第２の入力にはデータ処理部１から出力される
第２信号S2がそれぞれ与えられている。
システムバスSBにはデータバスBD,主メモリ３及び他の
周辺機器５とが接続されている。
周辺機器５とが接続されている。
主メモリ３にはデータ処理部１によるアクセス対象とな
る種々のデータが格納されている。
る種々のデータが格納されている。
なお、キャッシュメモリ２は４ウェイセットアソシアテ
ィブ方式及びライトスルー方式を採用しており、常時主
メモリ３とのデータの一致を維持している。
ィブ方式及びライトスルー方式を採用しており、常時主
メモリ３とのデータの一致を維持している。
このような従来のキャッシュメモリを備えたデータ処理
装置の動作は以下の如くである。
装置の動作は以下の如くである。
データ処理部１がデータのリードアクセスを行うと、キ
ャッシュメモリ２はアクセス対象のデータが自身に保持
されているか否かを判断する。当該データが保持されて
いる場合をキャッシュヒットと称し、当該データはキャ
ッシュメモリ２からデータバスBDを介してデータ処理部
１に送られる。アクセス対象のデータがキャッシュメモ
リ２に保持されていない場合をキャッシュミスと称し、
主メモリ３から当該データを含む４ワード（キャッシュ
メモリ２のライン数に対応する）のデータがシステムバ
スSB及びデータバスBDを介してキャッシュメモリ２及び
データ処理部１に送られる。キャッシュメモリ２はこの
主メモリ３から送られた４ワードのデータを新たに保持
し、データ処理部１は当該データを取込む。
ャッシュメモリ２はアクセス対象のデータが自身に保持
されているか否かを判断する。当該データが保持されて
いる場合をキャッシュヒットと称し、当該データはキャ
ッシュメモリ２からデータバスBDを介してデータ処理部
１に送られる。アクセス対象のデータがキャッシュメモ
リ２に保持されていない場合をキャッシュミスと称し、
主メモリ３から当該データを含む４ワード（キャッシュ
メモリ２のライン数に対応する）のデータがシステムバ
スSB及びデータバスBDを介してキャッシュメモリ２及び
データ処理部１に送られる。キャッシュメモリ２はこの
主メモリ３から送られた４ワードのデータを新たに保持
し、データ処理部１は当該データを取込む。
４ウェイのキャッシュメモリ２は２ウェイ単位で保持す
るデータのアクセスタイプを設定することが可能に構成
されている。ここで、アクセスタイプとは、そのバスサ
イクルにアクセスされているデータが命令，オペランド
データ，あるいはコプロセッサへのコマンド等の内のい
ずれかであることを示す。データ処理部１がリードアク
セスあるいはライトアクセスを行うサイクルは、必ず該
当するアドレスのデータのアクセスタイプの情報がデー
タ処理部１から出力される。データ処理部１がリードア
クセスする際にキャッシュミスした場合には、キャッシ
ュメモリ２はデータ処理部１から出力される該当するデ
ータのアクセスタイプの情報に従ってデータを記憶す
る。また、データ処理部１がライトアクセスあるいはリ
ードアクセスする場合にも必ず、キャッシュメモリ２は
データ処理部１から出力される該当するデータのアクセ
スタイプの情報を参照する。
るデータのアクセスタイプを設定することが可能に構成
されている。ここで、アクセスタイプとは、そのバスサ
イクルにアクセスされているデータが命令，オペランド
データ，あるいはコプロセッサへのコマンド等の内のい
ずれかであることを示す。データ処理部１がリードアク
セスあるいはライトアクセスを行うサイクルは、必ず該
当するアドレスのデータのアクセスタイプの情報がデー
タ処理部１から出力される。データ処理部１がリードア
クセスする際にキャッシュミスした場合には、キャッシ
ュメモリ２はデータ処理部１から出力される該当するデ
ータのアクセスタイプの情報に従ってデータを記憶す
る。また、データ処理部１がライトアクセスあるいはリ
ードアクセスする場合にも必ず、キャッシュメモリ２は
データ処理部１から出力される該当するデータのアクセ
スタイプの情報を参照する。
データ処理部１がリードアクセスあるいはライトアクセ
スする際には、まず最初にキャッシュメモリ２がアクセ
スされる。この際、データ処理部１から出力される信号
がそのまま主メモリ３に与えられると、キャッシュメモ
リ２がキャッシュヒットした場合にキャッシュメモリ２
からデータ処理部１へ出力されるデータと主メモリ３か
ら出力されるデータとがデータバスDB上で衝突する。こ
のため、データバスDBとシステムバスSBとの間にバスド
ライバ回路４を介装することにより、データ処理部１か
らのデータアクセスのための出力信号あるいはシステム
バスSBからデータ処理部１への入力信号を遮断可能に構
成してある。
スする際には、まず最初にキャッシュメモリ２がアクセ
スされる。この際、データ処理部１から出力される信号
がそのまま主メモリ３に与えられると、キャッシュメモ
リ２がキャッシュヒットした場合にキャッシュメモリ２
からデータ処理部１へ出力されるデータと主メモリ３か
ら出力されるデータとがデータバスDB上で衝突する。こ
のため、データバスDBとシステムバスSBとの間にバスド
ライバ回路４を介装することにより、データ処理部１か
らのデータアクセスのための出力信号あるいはシステム
バスSBからデータ処理部１への入力信号を遮断可能に構
成してある。
データ処理部１がキャッシュミスした場合は、主メモリ
３に格納されているデータをデータ処理部１へ転送する
必要がある。このため、キャッシュメモリ２は自身がキ
ャッシュミスしたことを示す信号、即ち第１信号S1をア
クティブとしてバスドライバ回路４のANDゲート42へそ
の第１入力として与える。これにより、バスドライバ回
路４のゲート回路41が開いてデータバスBDが駆動され、
データ処理部１と主メモリ３との間のデータの送受が可
能な状態になる。
３に格納されているデータをデータ処理部１へ転送する
必要がある。このため、キャッシュメモリ２は自身がキ
ャッシュミスしたことを示す信号、即ち第１信号S1をア
クティブとしてバスドライバ回路４のANDゲート42へそ
の第１入力として与える。これにより、バスドライバ回
路４のゲート回路41が開いてデータバスBDが駆動され、
データ処理部１と主メモリ３との間のデータの送受が可
能な状態になる。
また、I/O領域等のようなキャッシング、即ちキャッシ
ュメモリ２に保持されてはならないような領域をデータ
処理部１がアクセスする際には、データ処理部１からノ
ンキャッシャブル信号、即ち第２信号S2が出力される。
この第２信号S2はバスドライバ回路４のANDゲート42の
第２入力として与えられているので、バスドライバ回路
４はデータバスDBを駆動し、データ処理部１と主メモリ
３との間のデータの送受を可能な状態とする。
ュメモリ２に保持されてはならないような領域をデータ
処理部１がアクセスする際には、データ処理部１からノ
ンキャッシャブル信号、即ち第２信号S2が出力される。
この第２信号S2はバスドライバ回路４のANDゲート42の
第２入力として与えられているので、バスドライバ回路
４はデータバスDBを駆動し、データ処理部１と主メモリ
３との間のデータの送受を可能な状態とする。
以上のように、キャッシュメモリ２がキャッシュヒット
した場合以外は、バスドライバ回路４に第１信号S1また
は第２信号S2を与えてゲート回路41を開いてデータバス
BDを駆動する必要がある。
した場合以外は、バスドライバ回路４に第１信号S1また
は第２信号S2を与えてゲート回路41を開いてデータバス
BDを駆動する必要がある。
キャッシュメモリ２を起動するには、キャッシュメモリ
２の内部レジスタに所定の値を設定する必要がある。キ
ャッシュメモリ２内の図示しない内部レジスタのCEビッ
ト（Cache Enable Bit）を“1"に設定すると、キャッシ
ュメモリ２は起動してキャッシング可能な状態になる。
２の内部レジスタに所定の値を設定する必要がある。キ
ャッシュメモリ２内の図示しない内部レジスタのCEビッ
ト（Cache Enable Bit）を“1"に設定すると、キャッシ
ュメモリ２は起動してキャッシング可能な状態になる。
ところで、第３図に示すデータ処理装置を起動した後、
キャッシュメモリ２が起動するまでの期間に周辺機器５
の環境設定をする場合、バスドライバ回路４は第１信号
S1及び第２信号S2のいずれもがアクティブにならないの
で、データバスDBが駆動されることはない。即ち、デー
タ処理部１と主メモリ３及び周辺機器５との間のデータ
の送受が出来ない状態がキャッシュメモリ２の起動開始
時まで維持されるので、周辺機器５の環境設定が出来な
いことになる。
キャッシュメモリ２が起動するまでの期間に周辺機器５
の環境設定をする場合、バスドライバ回路４は第１信号
S1及び第２信号S2のいずれもがアクティブにならないの
で、データバスDBが駆動されることはない。即ち、デー
タ処理部１と主メモリ３及び周辺機器５との間のデータ
の送受が出来ない状態がキャッシュメモリ２の起動開始
時まで維持されるので、周辺機器５の環境設定が出来な
いことになる。
また、第４図はキャッシュメモリを第１及び第２の二つ
（21と22）備えたマルチキャッシュシステム構成のデー
タ処理装置のブロック図である。
（21と22）備えたマルチキャッシュシステム構成のデー
タ処理装置のブロック図である。
この構成では、第１キャッシュメモリ21の第１信号S11
と第２キャッシュメモリ22の第１信号S12とをORゲート4
3により一括して第１信号S1とし、これをバスドライバ
回路４のANDゲート42の第１入力に与えるようにしてい
る。
と第２キャッシュメモリ22の第１信号S12とをORゲート4
3により一括して第１信号S1とし、これをバスドライバ
回路４のANDゲート42の第１入力に与えるようにしてい
る。
このような第４図に示す如き構成では、第１キャッシュ
メモリ21は既に起動しているが第２キャッシュメモリ22
が未だ起動していない期間には、第１キャッシュメモリ
21のキャッシュミス時に第１信号S11が出力された場合
と、データ処理部１がノンキャッシャブル領域をアクセ
スして第２信号S2が出力された場合にのみバスドライバ
回路４はデータバスDBを駆動する。
メモリ21は既に起動しているが第２キャッシュメモリ22
が未だ起動していない期間には、第１キャッシュメモリ
21のキャッシュミス時に第１信号S11が出力された場合
と、データ処理部１がノンキャッシャブル領域をアクセ
スして第２信号S2が出力された場合にのみバスドライバ
回路４はデータバスDBを駆動する。
第１キャッシュメモリ21と第２キャッシュメモリ22とが
それぞれ異なるアクセスタイプのデータをサポートして
いるとすると、上述したような第１キャッシュメモリ12
は既に起動しているが、第２キャッシュメモリ22が未だ
起動していない期間に、データ処理装置全体の起動時に
おける周辺機器５の環境設定に際し、第２キャッシュメ
モリ22がサポートしているアクセスタイプのデータをデ
ータ処理部１がアクセスした場合に、第１キャッシュメ
モリ21及び第２キャッシュメモリ22は共に第１信号S1、
即ち第１信号S11及び第１信号S12を出力しない。またデ
ータ処理部１も第２信号S2を出力することはない。従っ
て、バスドライバ回路４はデータバスDBを駆動すること
はないので、周辺機器５とデータ処理部１との間のデー
タの送受が行われず、周辺機器５の環境設定が出来な
い。
それぞれ異なるアクセスタイプのデータをサポートして
いるとすると、上述したような第１キャッシュメモリ12
は既に起動しているが、第２キャッシュメモリ22が未だ
起動していない期間に、データ処理装置全体の起動時に
おける周辺機器５の環境設定に際し、第２キャッシュメ
モリ22がサポートしているアクセスタイプのデータをデ
ータ処理部１がアクセスした場合に、第１キャッシュメ
モリ21及び第２キャッシュメモリ22は共に第１信号S1、
即ち第１信号S11及び第１信号S12を出力しない。またデ
ータ処理部１も第２信号S2を出力することはない。従っ
て、バスドライバ回路４はデータバスDBを駆動すること
はないので、周辺機器５とデータ処理部１との間のデー
タの送受が行われず、周辺機器５の環境設定が出来な
い。
上述のように、従来のキャッシュメモリを有するデータ
処理装置においては、装置全体の起動時点からキャッシ
ュメモリの起動時点までの期間に、データ処理部と周辺
機器との間のデータの送受が出来ないため、周辺機器の
環境設定が行えないという問題がある。
処理装置においては、装置全体の起動時点からキャッシ
ュメモリの起動時点までの期間に、データ処理部と周辺
機器との間のデータの送受が出来ないため、周辺機器の
環境設定が行えないという問題がある。
本発明はこのような事情に鑑みてなされたものであり、
装置全体の起動時点からキャッシュメモリが起動するま
での間にデータ処理部と周辺機器との間のデータの送受
を可能としたデータ処理装置の提供を目的とする。
装置全体の起動時点からキャッシュメモリが起動するま
での間にデータ処理部と周辺機器との間のデータの送受
を可能としたデータ処理装置の提供を目的とする。
本発明のデータ処理装置は、装置全体の起動後にキャッ
シュメモリが起動していない場合には、その旨を指示す
る信号をバスドライバ回路に与えてデータ処理部とシス
テムバスとを接続するように構成されている。
シュメモリが起動していない場合には、その旨を指示す
る信号をバスドライバ回路に与えてデータ処理部とシス
テムバスとを接続するように構成されている。
本発明のデータ処理装置では、装置全体の起動後にキャ
ッシュメモリが起動していない場合には、データ処理部
とシステムバスとが接続されてデータ処理部と周辺機器
との間のデータの送受が可能になる。
ッシュメモリが起動していない場合には、データ処理部
とシステムバスとが接続されてデータ処理部と周辺機器
との間のデータの送受が可能になる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るデータ処理装置の要部の構成を示
すブロック図である。なお、第３図及び第４図に示した
従来例と同一または相当部分には同一の参照符号を付与
してある。
すブロック図である。なお、第３図及び第４図に示した
従来例と同一または相当部分には同一の参照符号を付与
してある。
図中、１はデータ処理部であり、後述するキャッシュメ
モリ２または主メモリ３に対してデータのアクセスを行
う。
モリ２または主メモリ３に対してデータのアクセスを行
う。
キャッシュメモリ２とデータ処理部１とは、データバス
BDを介してシステムバスSBに接続されているが、このシ
ステムバスSBにはバスドライバ回路４が介装されてい
る。
BDを介してシステムバスSBに接続されているが、このシ
ステムバスSBにはバスドライバ回路４が介装されてい
る。
バスドライバ回路４は、ゲート回路41をANDゲート42の
出力信号にて制御することにより開閉されて、データバ
スBDの駆動を制御する。これにより、データ処理部１及
びキャッシュメモリ２とシステムバスSBとの間が接続さ
れまた遮断される。
出力信号にて制御することにより開閉されて、データバ
スBDの駆動を制御する。これにより、データ処理部１及
びキャッシュメモリ２とシステムバスSBとの間が接続さ
れまた遮断される。
本発明装置のバスドライバ回路４のANDゲート42は従来
例とは異なって３入力であり、第１の入力にはキャッシ
ュメモリ２から出力される第１信号S1が、第２の入力に
はデータ処理部１から出力される第２信号S2が、第３の
入力にはキャッシュメモリ２から出力される第３信号S3
がそれぞれ与えられている。
例とは異なって３入力であり、第１の入力にはキャッシ
ュメモリ２から出力される第１信号S1が、第２の入力に
はデータ処理部１から出力される第２信号S2が、第３の
入力にはキャッシュメモリ２から出力される第３信号S3
がそれぞれ与えられている。
また本発明装置のキャッシュメモリ２には、第３信号生
成回路11が備えられている。この第３信号生成回路11
は、キャッシュメモリ２の内部レジスタのCEビットが
“0"である場合に、即ちキャッシュメモリ２が起動され
ていない場合に第３信号生成回路11のスイッチングトラ
ンジスタ12のゲート端子にCEビットの値“0"が与えられ
ることにより、第３信号S3をアクティブ（ローレベル）
にするように構成されている。
成回路11が備えられている。この第３信号生成回路11
は、キャッシュメモリ２の内部レジスタのCEビットが
“0"である場合に、即ちキャッシュメモリ２が起動され
ていない場合に第３信号生成回路11のスイッチングトラ
ンジスタ12のゲート端子にCEビットの値“0"が与えられ
ることにより、第３信号S3をアクティブ（ローレベル）
にするように構成されている。
システムバスSBにはデータバスBD,主メモリ３及び他の
周辺機器５とが接続されている。
周辺機器５とが接続されている。
主メモリ３にはデータ処理部１によるアクセス対象とな
る種々のデータが格納されている。
る種々のデータが格納されている。
このような本発明のデータ処理装置においては、装置全
体の起動時点からキャッシュメモリ２が起動するまでの
期間においては、キャッシュメモリ２から出力される第
３信号S3はアクティブに維持されるので、これがバスド
ライバ回路４のANDゲート42の出力をアクティブとす
る。この結果、ゲート回路41が開いてデータバスDBが駆
動され、従ってデータ処理部１はシステムバスSBを介し
て周辺機器５とデータの送受が可能な状態となる。
体の起動時点からキャッシュメモリ２が起動するまでの
期間においては、キャッシュメモリ２から出力される第
３信号S3はアクティブに維持されるので、これがバスド
ライバ回路４のANDゲート42の出力をアクティブとす
る。この結果、ゲート回路41が開いてデータバスDBが駆
動され、従ってデータ処理部１はシステムバスSBを介し
て周辺機器５とデータの送受が可能な状態となる。
なお、キャッシュメモリ２の起動後の動作は前述の従来
例と同様である。
例と同様である。
第２図は本発明の他の実施例を示すデータ処理装置の要
部の構成を示すブロック図である。この構成では、キャ
ッシュメモリを第１及び第２の二つ（21と22）備えたマ
ルチキャッシュシステム構成を採っている。
部の構成を示すブロック図である。この構成では、キャ
ッシュメモリを第１及び第２の二つ（21と22）備えたマ
ルチキャッシュシステム構成を採っている。
この構成では、第１キャッシュメモリ21の第１信号S11
と第２キャッシュメモリ22の第１信号S12とをORゲート4
3により一括して第１信号S1とし、これをバスドライバ
回路４のANDゲート42に与えるようにしている。
と第２キャッシュメモリ22の第１信号S12とをORゲート4
3により一括して第１信号S1とし、これをバスドライバ
回路４のANDゲート42に与えるようにしている。
また両キャッシュメモリ21,22には、第３信号生成回路1
11,112がそれぞれ備えられている。この第３信号生成回
路111（112）は、キャッシュメモリ21（22）の内部レジ
スタのCEビットが“0"である場合に、即ちキャッシュメ
モリ21（22）が起動されていない場合に第３信号生成回
路111（112）のスイッチングトランジスタ121（122）の
ゲート端子にCEビットの値“0"が与えられることによ
り、第３信号S31（S32）をアクティブ（ローレベル）に
するように構成されている。
11,112がそれぞれ備えられている。この第３信号生成回
路111（112）は、キャッシュメモリ21（22）の内部レジ
スタのCEビットが“0"である場合に、即ちキャッシュメ
モリ21（22）が起動されていない場合に第３信号生成回
路111（112）のスイッチングトランジスタ121（122）の
ゲート端子にCEビットの値“0"が与えられることによ
り、第３信号S31（S32）をアクティブ（ローレベル）に
するように構成されている。
また、第１キャッシュメモリ21の第３信号S31と第２キ
ャッシュメモリ22の第３信号S32とは両キャッシュメモ
リ21,22のチップ外で直接一括接続されてバスドライバ
回路４のANDゲート42の第３入力とされている。
ャッシュメモリ22の第３信号S32とは両キャッシュメモ
リ21,22のチップ外で直接一括接続されてバスドライバ
回路４のANDゲート42の第３入力とされている。
更に、第３信号生成回路111（112）には、他のキャッシ
ュメモリ22（21）の状態を検出するための回路、即ち状
態検出回路131（132）がそれぞれ備えられている。この
状態検出回路131（132）は、他のキャッシュメモリ22
（21）が出力する第３信号S31,S32のレベルを検出する
ことにより、他のキャッシュメモリ22（21）が起動して
いるか否かを検出するための回路である。そして、他の
キャッシュメモリ総てが起動したことが検出されるまで
自身を起動状態とすることを禁じるように構成されてい
る。
ュメモリ22（21）の状態を検出するための回路、即ち状
態検出回路131（132）がそれぞれ備えられている。この
状態検出回路131（132）は、他のキャッシュメモリ22
（21）が出力する第３信号S31,S32のレベルを検出する
ことにより、他のキャッシュメモリ22（21）が起動して
いるか否かを検出するための回路である。そして、他の
キャッシュメモリ総てが起動したことが検出されるまで
自身を起動状態とすることを禁じるように構成されてい
る。
このような第２図に示す如き構成では、第１キャッシュ
メモリ21が起動している（CEビットが“1"）場合にはそ
の第３信号生成回路111内のスイッチングトランジスタ1
21はオフするので、第３信号S31はハイレベル（ノンア
クティブ）となる。これに対して、第２キャッシュメモ
リ22が起動していない（CEビットが“0"）場合にはその
第３信号生成回路112内のスイッチングトランジスタ122
はオンするので、第３信号S32はローレベル（アクティ
ブ）となる。
メモリ21が起動している（CEビットが“1"）場合にはそ
の第３信号生成回路111内のスイッチングトランジスタ1
21はオフするので、第３信号S31はハイレベル（ノンア
クティブ）となる。これに対して、第２キャッシュメモ
リ22が起動していない（CEビットが“0"）場合にはその
第３信号生成回路112内のスイッチングトランジスタ122
はオンするので、第３信号S32はローレベル（アクティ
ブ）となる。
そして、第１キャッシュメモリ21内の状態検出回路131
は第２キャッシュメモリ22の第３信号S32がローレベル
であることを検出し、これにより第１キャッシュメモリ
21は自身のCEビットが“1"であるにも拘わらず、起動し
ない。
は第２キャッシュメモリ22の第３信号S32がローレベル
であることを検出し、これにより第１キャッシュメモリ
21は自身のCEビットが“1"であるにも拘わらず、起動し
ない。
この後、第２キャッシュメモリ22のCEビットが“1"に転
じて第２キャッシュメモリ22が起動されると、その第３
信号S32はハイレベルに転じる。第１キャッシュメモリ2
1の状態検出回路131はこの第２キャッシュメモリ22の第
３信号S32がハイレベルに転じたことを検出して第１キ
ャッシュメモリ21を起動させる。従って、両キャッシュ
メモリ21,22の第３信号S31,S32が共にハイレベルに転じ
ることにより、バスドライバ回路４の第３入力に与えら
れる第３信号S3はハイレベル（ノンアクティブ）とな
る。
じて第２キャッシュメモリ22が起動されると、その第３
信号S32はハイレベルに転じる。第１キャッシュメモリ2
1の状態検出回路131はこの第２キャッシュメモリ22の第
３信号S32がハイレベルに転じたことを検出して第１キ
ャッシュメモリ21を起動させる。従って、両キャッシュ
メモリ21,22の第３信号S31,S32が共にハイレベルに転じ
ることにより、バスドライバ回路４の第３入力に与えら
れる第３信号S3はハイレベル（ノンアクティブ）とな
る。
このように、装置全体が起動した後、バスドライバ回路
４のANDゲート42の第３入力にハイレベルの第３信号S3
が与えられるまでの間は、バスドライバ回路４のゲート
回路41は開いているので、データ処理部１とシステムバ
スSBとの間のデータの送受が自由に行える。換言すれ
ば、データ処理部１は周辺機器５の環境設定を行うこと
が可能な状態に維持される。
４のANDゲート42の第３入力にハイレベルの第３信号S3
が与えられるまでの間は、バスドライバ回路４のゲート
回路41は開いているので、データ処理部１とシステムバ
スSBとの間のデータの送受が自由に行える。換言すれ
ば、データ処理部１は周辺機器５の環境設定を行うこと
が可能な状態に維持される。
以上の動作は、第２キャッシュメモリ22が先に起動した
後に第１キャッシュメモリ21が起動する場合にも同様で
あり、また、キャッシュメモリが二つではなくてそれ以
上備えられている場合には、総てのキャッシュメモリが
起動するまで上述同様にデータ処理部１による周辺機器
５の環境設定が可能な状態が維持される。
後に第１キャッシュメモリ21が起動する場合にも同様で
あり、また、キャッシュメモリが二つではなくてそれ以
上備えられている場合には、総てのキャッシュメモリが
起動するまで上述同様にデータ処理部１による周辺機器
５の環境設定が可能な状態が維持される。
以上に詳述した如く、本発明のデータ処理装置では、装
置全体が起動した時点からキャッシュメモリが起動する
までの間において、データ処理部と周辺機器との間での
データの送受が可能になるので、周辺機器の環境設定が
容易に行える。また、キャッシュメモリの単複には拘わ
らず同様の効果が発揮されるので、キャッシュメモリを
複数備えたリアルタイムマルチタスクシステムを採るデ
ータ処理装置にも好適である。
置全体が起動した時点からキャッシュメモリが起動する
までの間において、データ処理部と周辺機器との間での
データの送受が可能になるので、周辺機器の環境設定が
容易に行える。また、キャッシュメモリの単複には拘わ
らず同様の効果が発揮されるので、キャッシュメモリを
複数備えたリアルタイムマルチタスクシステムを採るデ
ータ処理装置にも好適である。
第１図は本発明のデータ処理装置の要部の構成を示すブ
ロック図、第２図はその他の実施例としてキャッシュメ
モリを複数備えた場合の構成を示すブロック図、第３図
は従来のキャッシュメモリを備えたデータ処理装置の要
部の構成を示すブロック図、第４図はキャッシュメモリ
を複数備えたデータ処理装置の要部の構成を示すブロッ
ク図である。 １……データ処理部、２（21,22）……キャッシュメモ
リ、３……主メモリ、４……バスドライバ回路、５……
周辺機器、11（111,112）……第３信号生成回路、13（1
31,132）……状態検出回路、 DB……データバス、SB……システムバス なお、各図中同一符号は同一又は相当部分を示す。
ロック図、第２図はその他の実施例としてキャッシュメ
モリを複数備えた場合の構成を示すブロック図、第３図
は従来のキャッシュメモリを備えたデータ処理装置の要
部の構成を示すブロック図、第４図はキャッシュメモリ
を複数備えたデータ処理装置の要部の構成を示すブロッ
ク図である。 １……データ処理部、２（21,22）……キャッシュメモ
リ、３……主メモリ、４……バスドライバ回路、５……
周辺機器、11（111,112）……第３信号生成回路、13（1
31,132）……状態検出回路、 DB……データバス、SB……システムバス なお、各図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】データ処理部と、システムバスに接続さ
れ、前記データ処理部によりアクセスされる主メモリ
と、該主メモリの記憶内容の一部を保持するキャッシュ
メモリと、前記データ処理部によるデータアクセスに際
してアクセス対象のデータが前記キャッシュメモリに保
持されていない場合に前記データ処理部と前記システム
バスとを接続するバスドライバ回路とを備えたデータ処
理装置において、 前記キャッシュメモリが起動していないことを検出する
検出手段を備え、 前記バスドライバ回路は、前記検出手段が前記キャッシ
ュメモリが起動していないことを検出している場合に前
記データ処理部と前記システムバスとを接続すべくなし
てあることを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321569A JPH0687232B2 (ja) | 1988-12-19 | 1988-12-19 | データ処理装置 |
| US07/434,046 US5142671A (en) | 1988-12-19 | 1989-11-09 | Plural cache architecture for real time multitasking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321569A JPH0687232B2 (ja) | 1988-12-19 | 1988-12-19 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165250A JPH02165250A (ja) | 1990-06-26 |
| JPH0687232B2 true JPH0687232B2 (ja) | 1994-11-02 |
Family
ID=18134028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321569A Expired - Lifetime JPH0687232B2 (ja) | 1988-12-19 | 1988-12-19 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5142671A (ja) |
| JP (1) | JPH0687232B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4733219B2 (ja) * | 1990-06-04 | 2011-07-27 | 株式会社日立製作所 | データ処理装置およびデータ処理方法 |
| US6260114B1 (en) | 1997-12-30 | 2001-07-10 | Mcmz Technology Innovations, Llc | Computer cache memory windowing |
| US6661421B1 (en) | 1998-05-21 | 2003-12-09 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for operation of semiconductor memory |
| US6535218B1 (en) | 1998-05-21 | 2003-03-18 | Mitsubishi Electric & Electronics Usa, Inc. | Frame buffer memory for graphic processing |
| US6504550B1 (en) | 1998-05-21 | 2003-01-07 | Mitsubishi Electric & Electronics Usa, Inc. | System for graphics processing employing semiconductor device |
| US6559851B1 (en) | 1998-05-21 | 2003-05-06 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for semiconductor systems for graphics processing |
| US7164449B1 (en) * | 1999-07-15 | 2007-01-16 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| US8525931B2 (en) * | 2002-01-11 | 2013-09-03 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| WO2007090432A1 (en) * | 2006-02-09 | 2007-08-16 | Freescale Semiconductor, Inc. | An electronic device having a memory element and method of operation therefor |
| US9507409B2 (en) | 2013-06-20 | 2016-11-29 | Texas Instruments Incorporated | Transition rate controlled bus driver circuit with reduced load sensitivity |
| GB2584440B (en) * | 2019-06-03 | 2021-12-08 | Advanced Risc Mach Ltd | Cache arrangement for graphics processing systems |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195341A (en) * | 1977-12-22 | 1980-03-25 | Honeywell Information Systems Inc. | Initialization of cache store to assure valid data |
| US4264953A (en) * | 1979-03-30 | 1981-04-28 | Honeywell Inc. | Virtual cache |
| US4245307A (en) * | 1979-09-14 | 1981-01-13 | Formation, Inc. | Controller for data processing system |
| US4317168A (en) * | 1979-11-23 | 1982-02-23 | International Business Machines Corporation | Cache organization enabling concurrent line castout and line fetch transfers with main storage |
| US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
| US4378591A (en) * | 1980-12-31 | 1983-03-29 | Honeywell Information Systems Inc. | Memory management unit for developing multiple physical addresses in parallel for use in a cache memory |
| US4494190A (en) * | 1982-05-12 | 1985-01-15 | Honeywell Information Systems Inc. | FIFO buffer to cache memory |
| US4897783A (en) * | 1983-03-14 | 1990-01-30 | Nay Daniel L | Computer memory system |
| US4831520A (en) * | 1987-02-24 | 1989-05-16 | Digital Equipment Corporation | Bus interface circuit for digital data processor |
-
1988
- 1988-12-19 JP JP63321569A patent/JPH0687232B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-09 US US07/434,046 patent/US5142671A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5142671A (en) | 1992-08-25 |
| JPH02165250A (ja) | 1990-06-26 |
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