JPS63208963A - デジタルデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、デジタルデータ処理システムの分野
に係る。

従来の技術 典型的なデジタルデータ処理システムは、３つの基本的
な要素、即ち、プロセッサ要素、メモリ要素及び入力／
出力要素を備えている。メモリ要素は、アドレス可能な
記憶位置に情報を記憶する。この情報は、データと、デ
ータを処理するための命令とを含んでいる。プロセッサ
要素は、１つ以上のデジタルデータ処理ユニット、即ち
「プロセッサ」を備えており、各プロセッサは、メモリ
要素から情報を転送又はフェッチし、入ってくる情報を
命令又はデータとして解釈しそして命令に基づいてデー
タを処理する６次いで、その結果がメモリ要素内のアド
レスされた位置に記憶される。

又、入力／出力要素は、システムに情報を転送したり処
理済みデータをシステムから得たりするためにメモリ要
素と通信する。入力／出力要素を構成するユニットは１
通常、プロセッサ要素によってそこに供給される制御情
報に基づいて作動する。制御情報は、入力／出カニニッ
トによって実行されるべき動作を定める。入力／出カニ
ニットによって実行される動作の少なくとも１つの種類
は、ユーザ情報、即ち、ユーザプログラムによって使用
される情報を、入力／出カニニットとメモリ要素との間
で転送することである。入力／出力要素を構成する典型
的なユニットは、例えば、プリンタ、テレタイプライタ
及びビデオディスプレイターミナルであり、又、ディス
クやテープ記憶ユニットのような二次情報記憶装置も含
む。

ディスク記憶ユニット及び時にはテープ記憶ユニットは
、入力／出力装置として働くのに加えて、メモリ要素の
一部分としても機能する。特に。

メモリ要素は、典型的に、比較的迅速にプロセッサに内
容をアクセスすることのできる主メモリを備えているが
、これは一般にコストの高い記憶装置である。近代的な
主メモリは、典型的にＭＯＳ又はバイポーラ半導体技術
を用いて実施され、１メガバイト未満から数十メガバイ
トの記憶容量を与えることができる。

発明が解決しようとする問題点 プロセッサによってデータを処理する場合の主たる問題
点は、処理されるべき命令及びデータをプロセッサに転
送することと、処理済みのデータをシステム内の他の部
分に転送することである。

プロセッサとメモリ要素との間の転送は、典型的に、デ
ータ及び命令の転送であり、プロセッサと入力／出力要
素との間の転送は、典型的に、入力／出力要素の動作を
制御するための制御情報の転送であるが、プロセッサは
、幾つかの形式の入力／出カニニットとデータの転送を
行なうこともできる。デジタルデータ処理システムのプ
ロセッサは、これらのユニットと情報転送を行なうため
のインターフェイス回路を備えている。

又、プロセッサは、典型的に、直ちに使用するデータ及
び／又は命令を記憶するためのキャッシュメモリと、命
令を処理するために基本的な演算及び論理演算を実行す
るデータ路回路と、命令を解読し、オペランド又はデー
タを得て処理できるようにし、上記データ路が一連の演
算を行なうようにして命令により指示されたオペレーシ
ョンを実行できるようにし且つ処理済みのデータを記憶
できるようにするための制御回路とを含む多数の機能部
分を備えている。プロセッサの種々の内部機能部分間で
の情報の転送は、特に、プロセッサがキャッシュメモリ
を含んでいて仮想処理をサポートし、ひいては、仮想ア
ドレスから物理アドレスへの変換を行なわねばならない
時には、かなり複雑なものとなる。

問題点を解決するための手段 本発明は、デジタルデータ処理システムに使用する新規
なプロセッサを提供する。

簡単に述べると、デジタルデータ処理システムに使用す
るプロセッサは、システム内の他のユニットとデータを
やり取りすると共に内部バスを介してプロセッサ内での
情報の転送を制御するためのバスインターフェイス回路
を備えている。このバスインターフェイス回路は、２つ
の状態マシーンを備えており、その一方は、情報の内部
転送を制御するためのものでありそして他方は、情報の
外部転送を制御するためのものである。これらの状態マ
シーンは、外部動作がベンディングである時を指示する
フラグを通して通信を行なう、プロセッサの他の部分か
ら書き込みデータ、沓き込みアドレス及び読み取りアド
レスを受け取るための複数のラッチが設けられており、
更に、入力ラッチがシステム内の他のユニットから信号
を受け取り、書き込み動作と読み取り動作を同時に開始
できるようになっている。プロセッサは、他の動作が要
求されない限り、動作を継続する。

本発明は、特許請求の範囲に特に指摘する。

本発明の上記及び更に別の特徴は、添付図面を参照した
以下の詳細な説明から理解きれよう。

実施例 二豊煎皇■更 第１図を説明すれば、本発明によるデータ処理システム
は、基本的な要素として、中央処理ユニット（ＣＰＵ）
１０と、メモリ１１と、１つ以上の入力／出力サブシス
テム１２（第１図には、１つの入力／出力サブシステム
が示されている）とを備えている。バス１３は、ＣＰＵ
ｌ０と、メモリ１１と、入力／出力サブシステム１２と
を並列に相互接続する。ＣＰＵ１０は、メモリ１１のア
ドレス可能な記憶位置に記憶された命令を実行する。命
令は、オペランドに基づいて実行されるべきオペレーシ
ョンを識別し、オペランドもメモリユニットのアドレス
可能な位置に記憶されている。命令及びオペランドは、
必要に応じてＣＰＵ１ｏによってフェッチされ、処理さ
れたデータはメモリ１１に記憶するために返送される。

又、ＣＰＵｌ０は、入力／出力サブシステム１２に制御
情報を送信し、これらサブシステムがメモリ１１にデー
タを送信したりメモリ１１からデータを検索したりする
といった選択された動作を実行できるようにす、る、こ
のようなデータには、メモリ１１に送られる命令又はオ
ペランドや、或いは記憶又は表示のためにメモリ１１か
ら検索される処理済みのデータが含まれる。

オペレータコンソール１４は、オペレータのインターフ
ェイスとして働く、これにより、オペレータは、データ
を調べたり蓄積したり、ＣＰＵ１０の動作を停止したり
、一連の命令を通じてＣＰＵＩＱを進めたり、それに応
じたＣＰＵｌ０の応答を判断したりすることができる。

又、このコンソールにより、オペレータは、ブートスト
ラップ手順を介してシステムの動作を開始したり、デー
タ処理システム全体についての種々の診断テストを行な
ったりすることができる。

データ処理システムは、ディスク及びテープの二次記憶
ユニット、テレタイプライタ、ビデオ表示ターミナル、
ラインプリンタ、電話及びコンピュータネットワークユ
ニット、等々を含む多数の形式の入力／出カニニット２
０を備えている。

これらユニットは、全て、装置バス２１を経、１つ以上
の制御器２２を経てバス１３と通信する。

制御器２２と、これが接続された装置バス２１と、制御
器と通信する入力／出カニニット２２とによって１つの
入力／出力サブシステム１２が定められる。

メモリ１１は、バス１３及び複数のアレイ１７に直結さ
れたメモリ制御器１５を備えている。

アレイ１７は、情報が記憶される複数のアドレス可能な
記憶位置を含んでいる。メモリ制御器１５は、ＣＰＵｌ
０又は入力／出力サブシステム１２からバス１３を経て
転送要求を受け取る。多数の形式の転送要求がバス１３
を経て送信されるが、これらは２つの一般的な分類に含
まれる。一方の分類においては、情報が記憶位置に書き
込まれ、即ち、記憶され、そして他方の分類においては
、情報が記憶位置から検索され、即ち、読み取られる。

第１図に示されたシステムは、書き込みバッファ２３も
備えており、このバッファは、バス１３及びメモリ制御
器１５に接続されていて、ＣＰＵｌ０によりメモリ１１
に向けられた書き込み転送要求をさえ切る。このシステ
ムにおいては、メモリ制御器１５は、ＣＰＵｌ０又は入
力／出力制御器２２のいずれによってバス１３を経て送
られた書き込み要求にも応答しない、特に、書き込みバ
ッファ２３は、書き込むべきデータと、そのデータを記
憶すべきアレイ１７内の位置を識別する関連アドレスと
の両方を含む書き込み情報に対してバッファ作用を果た
す、メモリ制御器が書き込み動作を受け入れることがで
きる時には、書き込みバッファがアドレス及び関連デー
タを専用バス２４を経てメモリ制御器１５に送信し、メ
モリ制御器は、アレイ１７がそのアドレスによって識別
された位置にデータを記憶できるようにする。従って、
ＣＰＵ１０によりバス１３を経て書き込みデータを送信
するレートが、メモリ１１がそれを受け入れるには高過
ぎるようになった場合には、メモリ１１がそれらを受け
入れることができるまで書き込みバッファ２３がその要
求に対してバッファ作用を与えることができる。又、メ
モリ制御器１５は、バス１３にも直結されていて、ＣＰ
Ｕ１０又は入力／出力制御器２２からの読み取り要求に
応答し、読み取ったデータをそれに返送することができ
る。

当業者に明らかなように、書き込みバッファ２３は、第
１図に示すような単一プロセッサシステムに効果的に使
用することができるが、多プロセッサシステム（図示せ
ず）に最も効果的に使用される。多プロセッサシステム
においては、メモ１Ｊ１１が多数のＣＰＵ及びそれに関
連した入力／出力サブシステム１２からの読み取り及び
書き込み要求を受け取る。ＣＰＵｌ０が書き込み動作の
実行を待機することによる処理の遅れをなくすために、
書き込みバッファ２３が書き込みアドレス及びデータを
受け、ＣＰＵｌ０が処理を再開することができる。

書き込みバッファは、更に、ＣＰＵｌ０からバス１３を
経て送られる読み取り要求を監視するための回路を備え
ている。メモリ１１にまだ転送されておらず且つバッフ
ァ作用が与えられるべきであるよう、なデータを示す読
み取り要求がバス１３を経て送信されたことを書き込み
バッファ２３が判断した場合には、その専用バス２４を
介してメモリ制御器がその要求に応答しないようにする
。

そして、書き込みバッファ２３は、要求されたデータ・
をバス１３を介して送信し、読み取り動作を完了させる
。

又、第１図に示すシステムは、システム制御回路２５も
備えており、この制御回路は、ＣＰＵ１０の制御のもと
で仲裁動作を実行し、システムに２つ以上のアクセスが
生じた場合に、バス１３への種々の入力／出力サブシス
テム１２のアクセスを調整する。

ＣＰＵｌ０は、プロセッサ３０と、任意に設けられるブ
ローティングポイントプロセッサ３１とを備えている。

典型的にそうであるように、フローティングポイントプ
ロセッサは、任意なものであって、本発明により構成さ
れたデジタルデータ処理システムにもＣＰＵｌ０にも必
ずしも存在しなくてよい。フローティングポイントプロ
セッサは、選択された形式のデータ、即ち、フローティ
ングポイントフォーマットのデータに基づいて命令を処
理するのに最適な回路を備えている。典型的に、プロセ
ッサ３０は、この同じデータを処理できるが、処理の実
行により多くの時間を必要とする。

システムに使用された１つのプロセッサ３０の詳細な機
能ブロック図が第１Ｂ図に示されている。第１Ｂ図を説
明すれば、プロセッサ３ｏは、バスインターフェイス回
路３３を備えており、この回路は、バス１３の種々の制
御ライン（参照番号１３Ａで全体的に示されている）に
接続され、以下で述べるバスの種々のラインを経て信号
を送信及び受信する。又、バスインターフェイス回路は
、内部ＩＤＡＬバス３４にも接続され、このバスは、キ
ャッシュ３５、データ路３６、メモリ管理ユニット３７
及びプロセッサ制御回路４０との間で信号をやり取りす
る。プロセッサ３０の一実施例についてのバスインター
フェイス回路３３は、第３図を参照して以下に述べる。

又、多数のレジスタが内部ＩＤＡＬバス３４に接続され
ており、バスインターフェイス回路３３の制御のもとで
、内部ＩＤＡＬバス３４とバス１３のＤＡＬライン５ｏ
との間でデータを転送する。特に、バスインターフェイ
ス回路３３の制御のもとで、書き込みデータレジスタ２
５０及び書き込みアドレスレジスタ２５１は、各々、書
き込みデータと、この書き込みデータを記憶すべきメモ
リ１１又は入力／出カニニット１２内の位置のアドレス
とを受け取る。以下に述べるように、適当な時間に、バ
スインターフェイスユニット３３は、これらレジスタの
内容をマルチプレクサ２５３を経てＤＡＬライン５０に
送信して書き込み動作を行なえるようにする。同様に、
バスインターフェイスユニット３３の制御のもとで、読
み取りアドレスレジスタ２５２は、読み取るべきデータ
を含む位置のアドレスを受け取る。適当な時間に。

バスインターフェイスユニット３３は、読み取りアドレ
スレジスタ２５２の内容をマルチプレクサ２５３を経て
ＤＡＬライン５０に接続して読み取り動作を行なえるよ
うにする。読み取りデータも。

バスインターフェイスユニット３３の制御のもとで、入
力レジスタ２５４にラッチされる。バスインターフェイ
スユニット３３は、入力レジスタ２５４の内容を、ＲＣ
Ｖ　　ＤＡＴ受信データ信号として、内部ＩＤＡＬバス
３４に接続できるようにする。

プロセッサ制御回路４０は、メモリ１１から検索したプ
ログラム命令をデコードし、次々の処理サイクルにおい
て、データ路３６がその命令の実行に必要とされる演算
及び論理動作を実行できるようにする。データ路３６は
、処理されるべきデータを記憶するための１組のレジス
タ２５５と、処理を実行するための演算及び論理回路２
５６とを備えている。

プロセッサ３０は、その一実施例においては、仮想アド
レスを使用し、仮想アドレスを物理アドレスに変換する
ための仮想アドレス変換回路３７が設けられている。こ
の仮想アドレス変換回路は、プロセッサ３０内の他の回
路、特に、データ路３６から仮想アドレスを受け取る１
組のソースレジスタ２５７と、成る変換情報を含む変換
バッファ２６０とを備えている。変換は、必要に応じて
、プロセッサ制御回路４０のもとで実行される。物理ア
ドレスは、変換回路３．７からマルチプレクサ２６１を
経て内部ＩＤＡＬバス３４に接続される。

又、データ路３６は、物理アドレスも含んでおり、マル
チプレクサ２６１のための第２のソース入力も果たす。

プロセッサ制御回路４０は、マルチプレクサ２６１を制
御する。

キャッシュメモリ３５は、ＣＰＵｌ０内の一般の情報記
憶回路である。キャッシュメモリについては、ケイ・ハ
ワング（Ｋ、ｌｖａｎｇ）及びエフ・ブリラグ（Ｆ、　
Ｂｒ１ｇｇ５）著の「コンピュータアーキテキチャ及び
並列処理（Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒ
ｅ　ＡｎｄＰａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎｇ）
Ｊ　　（マグロ−ヒル、１９８４年）のセクション２．
４．第９８頁以降と、ブイ・ハマチャ（Ｖ、　Ｈａｍａ
ｃｈｅｒ）著の「コンピュータオーガナイゼーション（
Ｃｏｍｐｕｔｅｒ　Ｏｒｇａｎｉｚａｔｉｏｎ）Ｊ（マ
グロ−ヒル、１９８４年）セクション８．６、第３０６
頁以降とに述べられている。キャッシュメモリ３５は、
複数の記憶位置より成るデータ記憶領域３８を備えてい
る。このデータ記憶領域３８は、ブロックに編成され、
各ブロックは２つの記憶位置を含んでいる。各記憶位置
は、１つの情報ワード、即ち、バス１３を経て一度に転
送することのできる情報量を記憶する。１つの特定の実
施例においては、１つの情報ワードが４バイトの、即ち
、３２個の２進デジツトの情報に対応する。

従って、各ブロックは、８バイトの情報を記憶すること
ができる。

キャッシュメモリ３５は、ヒツト／ミス論理回路２６２
を備え、これは、仮想アドレス変換回路によって発生さ
れた物理アドレスがキャッシュメモリ３５内のアドレス
に対応するかどうかを判断する。ソースレジスタ２５７
からの仮想アドレスの下位部分、一実施例では、ＶＡ　
　５ＲＣＥ（８：　３）信号は、データ記憶領域内の１
つのブロック及びそれに関連したタグ４１の入力を選択
するためにマルチプレクサ２６４を経て接続される０次
いで、ヒツト／ミス論理回路２６２は、その関連タグ４
１の入力の内容が変換された物理アドレスに一致するか
どうかを判断する。このような一致があった場合には、
ヒツト／ミス論理回路は、背定されたＨＩＴ　（ヒツト
）信号を発生し、これはバスインターフェイスユニット
３３に送られる。バスインターフェイスユニット３３は
、肯定されたＨＩＴ信号を受け取らない場合には、通常
そうであるように、バス１３を経て、アドレスされた位
置の内容を検索するための動作を実行することができる
。ＨＩＴ信号が背定された場合には、バスインターフェ
イスユニット３３は、バス１３を経て動作を実行するこ
とができず、キャッシュデータ記憶領域３８からのデー
タをマルチプレクサ２６３を経て内部ＩＤＡＬバス３８
に送信することができる。一般に、このようなデータは
、データ路３６に送信される。

当業者に明らかなように、キャッシュメモリ３５のブロ
ックに記憶される情報は、これがメモリユニット１１か
ら検索された時に、メモリユニット１１に記憶された情
報のコピーとなる。キャッシュメモリ３５の各ブロック
は、それに関連したタグ４１を有しており、その内容は
、情報がコピーされたメモリユニット１１内の位置を識
別するようにバスインターフェイス回路３６によって確
立される。更に、各ブロックは、無効フラグ４２も含ん
でおり、これは、ブロックの内容が実際にタグによって
識別された位置のコピーであるがどうか、即ち、ブロッ
クの内容が無効であるかどうかを指示するためにバスイ
ンターフェイス回路によってリセット又はクリアされる
。

キャッシュメモリ３５の一実施例においては、データ記
憶領域３８、タグ４１及びフラグ４２がダイナミックメ
モリである。リフレッシュカウンタ２６２は、バスイン
ターフェイスユニット３３の制御のもとで、リフレッシ
ュアドレスを発生し、これは、マルチプレクサ２６４を
経て送られて、ダイナミックメモリをリフレッシュする
。

命令には、データ路３６内のレジスタにおけるオペラン
ドの位置を識別するか或いは仮想アドレス空間における
オペランドの位置を示すアドレスを識別する１つ以上の
オペランド識別子が含まれる。例えば、１９８０年１１
月２５日付けのダブリュー・ディ・ストレッカ（Ｗ、　
Ｄ、　５ｔｒｅｅｋｅｒ）氏等の「可変長さの命令を実
行する中央処理ユニット（Ａ　Ｃｅｎｔｒａｌ　Ｐｒｏ
ｃｅｓｓｏｒ　Ｕｎｉｔ　Ｆｏｒ　Ｅｘｅｃｕｔｉｎｇ
Ｉｎｓｔｒｕｃｔｉｏｎｓ　Ｏｆ　Ｖａｒｉａｂｌｅ　
Ｌｅｎｇｔｈ）Ｊと題する米国特許第４，２３６，２０
６号を参照されたい。

プロセッサ制御回路４０は、データ路に関連して。

オペランドの位置を識別するように各オペランド識別子
をデコードし、次いで、識別された位置からオペランド
を求めるようにする。オペランド識別子それ自体がオペ
ランドを含んでいてもよいしく即ち、オペランド識別子
が「リテラル」であってもよいし）、オペランド識別子
がオペランドを含むデータ路レジスタ（図示せず）の１
つを識別してもよい。

或いは又、オペランドは、プログラムの仮想メモリ空間
内の位置にあってもよく、そしてオペランド識別子は、
その位置をいかに決めるかを指示してもよい。オペラン
ドが仮想メモリ空間内にある場合には、制御回路４０は
、メモリ管理回路３７により仮想アドレスを物理アドレ
スに変換できるようにする。オペランドの物理的なアド
レスが得られた後に、バスインターフェイス３３がオペ
ランドを得る。先ず、オペランドがキャッシュメモリ３
５内にあるかどうかが決定される。オペランドがキャッ
シュメモリ内にある場合には、バスインターフェイスは
、オペランドをデータ路３６に送信する。一方、オペラ
ンドがキャッシュメモリ３５にない場合には、バスイン
ターフェイス回路３３は、バス１３を経てメモリ１１に
読み取り要求を送り、オペランドを検索する。全てのオ
ペランドが得られた後に、データ路３６は命令によって
要求されたオペレーションを実行する。

又、オペランド識別子は、処理されたデータを記憶すべ
き位置も識別する。制御回路４０及びメモリ管理回路３
７は、物理アドレスを決定するために上記と同様に使用
される。処理されたデータをメモリ１１に記憶すべき場
合には、バスインターフェイス３３は、バス１３を経て
所要の書き込み動作を実行する。更に、物理アドレスが
キャッシュ３５内の適当なタグに一致する場合には。

バスインターフェイス３３はデータをキャッシュ３５に
記憶できるようにする。

バスインターフェイスユニット３３は、バス１３を経て
のデータの転送を制御する状態マシーン２７０と、内部
ＩＤＡＬバス３４を経てのデータの転送を制御するＩＤ
ＡＬ状態マシーン２７１とを備えている。又、バスイン
ターフェイスユニットは、ＰＰＰ論理回路２７２も制御
し、この回路は、次いで、フローティングポイントプロ
セッサ３１との通信を制御する。バスインターフェイス
ユニ・ット３３は、第３図について詳細に説明する。

バス１３を経ての バス１３は、これに接続された種々のユニット間で情報
を表わす信号を転送するための多数のラインを含んでい
る。特に、バス１３は、ＤＡＴデータ信号及びＡＤＲＳ
アドレス信号を搬送するＤＡＬ　（３１：　Ｏ）データ
アドレスライン５０を含んでいる。ＣＰＵｌ０１特に、
プロセッサ３０が転送を開始してその転送のバスマスタ
ーとなる場合には、先ず、プロセッサ３ｏがＤＡＬ（３
１：０）データアドレスライン５０を経てＡＤＲＳアド
レス信号を送信し、そしてそれと同時に、ライン５２を
経てＴＲＴＹＰＥ　（２：　Ｏ）転送形式コマンド信号
を送信する。この信号は、転送動作が読み取り動作であ
るか書き込み動作であるかを指示する。ＡＤＲＳアドレ
ス信号及びＴＲＴＹＰＥ（２：Ｏ）転送形式コマンド信
号が安定できるに充分な短い時間の後に、プロセッサ３
０は、ライン５１のＡＤＲ８ＳＴＲアドレスストローブ
信号を背定する。

ＡＤＲ３ＳＴＲアドレスストローブ信号が肯定されると
、バス１３に接続された他の全てのユニットは、ＡＤＲ
Ｓアドレス及びＴＲＴＹＰＥ（２：Ｏ）転送形式コマン
ド信号を受け取ってデコードし、ＡＤＲＳアドレス信号
によって識別された位置を含むユニットが応答ユニット
、即ち。

転送に対するスレーブとなる。転送動作が書き込み動作
でありそしてＡＤＲＳアドレス信号がメモＩＪ　１１内
の位置を識別する場合には、書き込みバッファ２３がス
レーブユニットとなる。プロセッサ３０ｆＪ＜ＡＤＲ８
ＳＴＲアドレスストローブ信号を肯定した後の選択され
た時間に、プロセッサ３０は、ＡＤＲＳアドレス信号及
びＴＲＴＹＰＥ（２：Ｏ）転送形式コマンド信号を各ラ
インから除去する。

送信されたＴＲＴＹＰＥ　（２：　Ｏ）転送形式コマン
ド信号が書き込み動作を定める場合には。

マスターユニットはライン５０を経てデータ信号を送信
し、ライン５３のＤＡＴＡ　　ＳＴＲデータストローブ
信号を背定する。スレーブユニットは、送信されたデー
タを受け取って記憶する。データが記憶されると、アド
レスされたユニットは、エラーなく動作が完了した場合
はライン５４上のＲＤＹレディ信号を背定し、記憶動作
中にエラーが生じた場合には、ライン５５上のＥＲＲエ
ラー信号を背定する。

一方、送信されたＴＲＴＹＰＥ　（２：　Ｏ）転送形式
コマンド信号が読み取り動作を定める場合には、スレー
ブユニットは、アドレス信号によって識別された位置か
らデータを検索し、ＤＡＬ（３１：　Ｏ）データアドレ
スライン５０を経てそれらを送信しそしてライン５４を
経て肯定されたＲＤＹレディ信号を送信する。これに応
じて、プロセッサ３０は、データを受け取り、肯定され
たＤＡＴＡ　　ＳＴＲデータストローブ信号をライン５
３に送信する。

読み取り又は書き込みのいずれの動作においても、スレ
ーブがＲＤＹレディ信号を背定するか、又は転送中にエ
ラーが生じた場合にはＥＲＲエラー信号を肯定した後、
プロセッサ３０がＤＡＴＡＳＴＲデータストローブ信号
を否定する０次いで、スレーブユニットは、ＲＤＹレデ
ィ又はＥＲＲエラー信号を否定し、そしてプロセッサ３
０は、ＡＤＲ５ＳＴＲアドレスストローブ信号を否定し
て転送を完了させる。

バス１３に接続されたユニットで、プロセッサ３０以外
のユニットは、バスマスターとなって、バス１３を経て
メモリ１１との転送を開始することができる。入力／出
力サブシステム１２．特に、それらの入力／出力制御器
２２は、バスマスターとなることができる。バスマスタ
ーとなるために、入力／出力制御器２２は、ライン５６
のＤＭＲ直接メモリ要求信号を肯定する。次いで、プロ
セッサ３０は、ライン５７上のＤＭＧ直接メモリ許可信
号を肯定し、これは、入力／出力制御器２２によって受
け取られる。この点において、入力／出力制御器は、プ
ロセッサ３ｏについて上記したのと同様にメモリとの転
送を開始する。入力／出力制御器は、これが転送を完了
するまで、ＤＭＲ直接メモリ要求信号を肯定状態に維持
する。従って、入力／出力制御器は、これが多数の転送
を要求する場合、それらの転送を完了するまで、ＤＭＲ
直接メモリ要求信号を肯定状態に維持することができる
。ＤＭＲ直接メモリ要求信号が背定される間は、プロセ
ッサ３０が停止状態にあり、即ち、バス１３の種々のラ
イン上の信号を監視するが、それ以外では、いかなる命
令も実行しない。

システムが多数の入力／出力サブシステム１２を備えて
いる場合には、バスマスターとなる入力／出力制御器２
２によって発せられた個別の要求信号がシステム制御器
に送られ、このシステム制御器は、ＤＭＲ直接メモリ要
求信号を肯定し、ＤＭＧ直接メモリ許可信号の状態を監
視する。プロセッサ３０がＤＭＧ直接メモリ許可信号を
肯定した時には、システム制御器は、入力／出力制御器
２２の１つが優先順位仲裁機構に基づいてバスマスター
となることができる。

又、バス１３は、状態及び制御信号を搬送する多数の他
のラインも有している。ライン６０は、システムの動作
を同期するのに用いられるＣＬＫクロック信号を搬送す
る。バス１３上の種々の信号は、ＣＬＫクロック信号に
応答してタイミングどりされる。

ライン６１は、２つの機能を有するＣＣＴＬキャッシュ
制御信号を搬送する。ポール・ラビンフェルド（Ｐａｕ
ｌ　Ｒｕｂｉｎｆａｌｄ）という名前で１９８６年９月
１２日に出願されたｒデジタルデータ処理システムのた
めのキャッシュ無効化プロトコル（Ｃａｃｈｅ　Ｉｎｖ
ａｌｉｄａｔｅ　Ｐｒｏｔｏｃｏｌ　ｆｏｒ　Ｄ’１ｇ
１ｔａｌ　ＤａｔａＰｒｏｃｅｓｓｉｎｇ　Ｓｙｓｔｅ
ｍ）Ｊと題する米国特許出願筒９０８．８２５号に開示
されたように、ＣＣＴＬキャッシュ制御信号は、例えば
、入力／出力制御器２２により、これがバスマスターと
なってメモリ１１への書き込み動作を実行する時に背定
される。

入力／出力制御器２２は、ＤＡＬデータアドレスライン
５０にＡＤＲＳアドレス信号を送信し、ライン５２にＴ
ＲＴＹＰＥ転送形式信号を送信しそしてライン５１のＡ
ＤＲ８ＳＴＲアドレスストローブ信号を背定する間に、
ＣＣＴＬ信号を背定する。ＣＣＴＬキャッシュ制御信号
が背定されそしてＴＲＴＹＰＥ転送形式信号がメモリ１
１への書き込み動作を指示する時には、バスインターフ
ェイス３３が全てのキャッシュ入力のタグ４１の内容を
チェックする。バス１３のＤＡＬデータアドレスライン
５０上のＡＤＲ３信号がタグ４１の内容に一致する場合
には、バスインターフェイス３３がそのキャッシュブロ
ックに対してＳ状態フラグ４２をリセットする。

又、ＣＣＴＬキャッシュ制御信号は、プロセッサ３０が
、読み取り動作中に要求がなされたキャッシュ３５にデ
ータを記憶しないようにするためにも、メモリ１１によ
って肯定される。これは。

例えば、メモリ１３がマルチポートメモリである場合、
即ち、これが多数のプロセッサによって共有され、各プ
ロセッサが別々のバスを経てメモリ１１にアクセスしそ
して検索されるデータが全てのプロセッサに利用できる
１組のアドレス可能な記憶位置からのものである場合に
、使用される。

このようデータをキャッシュ３５に記憶させることは望
ましくない、というのは、別のプロセッサが共有された
位置の内容を更新することがあると共に、これらの更新
がバス１３を経て行なわれるものではなくプロセッサ３
０によって検出できないらかである。プロセッサ３０が
キャッシュからこのようなデータを使用した場合には、
これがメモリ内の適当な位置の内容に一致しなくなる。

ＣＣＴＬキャッシュ制御信号のこのような使用について
は、メモリ１１がＣＣＴＬキャッシュ制御信号を肯定す
ると同時に、ＤＡＬデータアドレスライン５０を経てデ
ータを送信し、データを除去するまでＣＣＴＬキャッシ
ュ制御信号を背定状態に維持する。

又、バス１３は、ＣＬＲＷＲＴ　　ＢＵＦクリア書き込
みバッファ信号を搬送するライン６２も備えている。こ
のＣＬＲＷＲＴ　　ＢＵＦクリア書き込みバッファ信号
は、プロセッサ３０の外部から検出できないようなプロ
セッサ３ｏの内部の幾つかの状態に応答してプロセッサ
３０によって背定される。例えば、プロセッサ３０は、
プロセスの内容を切り換えさせる命令を実行する時もし
くは割込みサービスルーチン又は例外ルーチンを実行し
始める時に、ＣＬＲＷＲＴ　　ＢＵＦクリア書き込みバ
ッファ信号を肯定する。このＣＬＲＷＲＴ　　ＢＵＦク
リア書き込みバッファ信号は、プロセッサ制御回路４０
によって発生されたマイクロ命令のフィールドにより、
これら命令を実行する間に制御される。

ＣＬＲＷＲＴ　　ＢＵＦクリア書き込みバッファ信号が
肯定された時には、書き込みバッファ２３は、これがメ
モリ１１に記憶されるべきデータを含んでいるかどうか
を決定する。もし含んでいなければ、何も生じない。然
し乍ら、書き込みバッファ２３がメモリ１１に記憶され
るべきデータを含んでいる場合には、ＤＭＲ直接メモリ
要求信号を肯定し、その残りのデータをメモリ１１に記
憶しようとし続ける。肯定されたＤＭＲ直接メモリ要求
信号に応答して、プロセッサは、ＤＭＧ直接メモリ許可
信号を背定し、これは、書き込みバッファ２３によって
無視され、停止する。書き込みバッファ２３は、これに
含まれた全てのデータがメモリ１１に適切に記憶される
まで、ＤＭＲ直接メモリ要求信号を肯定状態に維持する
。記憶にエラーがなかった場合には、書き込みバッファ
２３は、ＤＭＲ直接メモリ要求信号を否定し、プロセッ
サ３０が動作を継続できるようにする。

メモリ１１への書き込み中にエラーが生じた場合には、
書き込みバッファ２３はエラーが生じたことをプロセッ
サに知らせ、プロセッサ３ｏがその時の内容の中のエラ
ーの位置を探してそれを修正するルーチンを実行できる
ようにする。これにより、エラーの回復が相当に簡単化
される。エラーが検出される前にプロセッサが内容を切
り換えることができる場合には、そのデータを最初に発
生した内容を判断することが困難である。内容を識別で
きれば、エラーの回復は簡単であり、従って、書き込み
バッファ２３は、その時の内容からの全てのデータがメ
モリ１１に適切に記憶されるまでプロセッサが内容を切
り換えないようにする。

フローティングポイントプロセッサ３１との藍透 プロセッサ３０は、フローティングポイントプロセッサ
３１にも接続されており、（１）フローティングポイン
ト命令のオペレーションコードをフローティングポイン
トプロセッサ３１に転送して、第２Ａ図について以下に
述べるように実行されるべき動作を指示し、（２）オペ
ランドデータをフローティングポイントプロセッサ３１
に転送できるようにして、第２Ｂ図及び第２Ｃ図につい
て述べるように処理を行なえるようにしそして（３）フ
ローティングポイントプロセッサ３１からの処理済みの
データを第２Ｄ図について述べるように得る。プロセッ
サ３０及びブローティングポイントプロセッサ３１は、
２組のライン７０及び７１、即ち、ＣＰ　　ＳＴＡ　（
１：　Ｏ）フローティングポイント状態信号を搬送する
ライン７０と、ＣＰ　　ＤＡＴ　（５：　Ｏ）フローテ
ィングポイントデータ信号を搬送するライン７１とによ
って相互接続される。又、フローティングポイントプロ
セッサ３１は、バス１３の多数のラインにも接続されて
いる。これらのラインには、ＤＡＬデータアドレスライ
ン５０と、ＣＬＫ信号を受け取るライン６ｏと、ＡＤＲ
８５ＴＲ７ドレスストロ一ブ信号を受け取るライン５１
と、ＲＤＹレディ信号を受け取るライン５４と、ＥＲＲ
エラー信号を受け取るライン５５と、ＤＭＧ直接メモリ
許可信号を受け取るライン５７とが含まれる。ＣＰＳＴ
Ａ　（１：　Ｏ）フローティングポイント状態信号及び
ＣＰ　　ＤＡＴ　（５：　Ｏ）フローテイングポイント
データ信号は、ライン６０上のＣＬＫ信号と同期して送
信される。

フローティングポイントプロセッサ３１は、これがアイ
ドル状態である間に、ライン６０上のＣＬＫ信号と同期
して、ライン７０及び７１上の信号の状態を繰返しサン
プリングする。ライン７１の少なくとも１つが肯定レベ
ル信号を搬送する時には、フローティングポイントプロ
セッサ３１は、これらライン上の信号及びライン７０上
の信号をラッチする。第２Ａ図を参照すれば、プロセッ
サ３０は、ブローティングポイントプロセッサ３１に命
令を送信する時には、ＣＬＫクロック信号の選択された
チック数によって定められたインターバル中に、命令の
オペレーションコードの少なくとも一部分をＣＰ　　Ｄ
ＡＴ　（５：　Ｏ）フローティングポイントデータ信号
としてライン７１を経てフローティングポイントプロセ
ッサ３１へ送信する。上記のインターバル中に、ＣＬＫ
クロック信号の１つのチックと同期して、フローティン
グポイントプロセッサ３１は、信号をラッチして記憶す
る。このインターバルの終わりに、プロセッサ３０は、
ライン７０及び７１からこれら信号を除去する。

ライン７１を経て送られたＣＰ　　ＤＡＴ（５：Ｏ）フ
ローティングポイントデータ信号は、実行すべきフロー
ティングポイント演算動作及びこの動作に使用すべきオ
ペランドの数を識別するに充分なものである。ライン７
１を経て動作情報を送信するのと同時に、ライン７ｏを
経てＣＰ　　５ＴＡ（１：Ｏ）フローティングポイント
状態信号として他の情報が送信され、これは、フローテ
ィングポイントの処理に関する更に別の情報を与える。

特に、フローティングポイントオペランドは、データ形
式と称する多数のフォーマットでエンコードされ、オペ
ランドのフォーマットに関する情報がＣＰ　　ＳＴＡ　
（１：　Ｏ）フローティングポイント状態信号としてラ
イン７０を経て送信される。

１つの実施例において、オペランドのフォーマットに関
する成る情報も、動作の情報と共にライン７１を経て送
信される。

オペレーションコードを受け取ると、フローティングポ
イントプロセッサ３１は、実行すべき動作と、要求され
るオペランドの数とを決定するためにそのオペレーショ
ンコードをデコードする。

プロセッサ３０（オペレーションコードの送信に応答す
る）及びフローティングポイントプロセッサ３１（オペ
レーションコードの受信に応答する）は、次いで、オペ
ランドがＤＡＬデータアドレスライン５０を経て転送さ
れるような状態に入る。

データ形式情報は、各オペランドのフォーマットをフロ
ーティングポイントプロセッサ３１に対して識別するの
に用いられる。成るオペレンドフォーマットについては
、ＤＡＬデータアドレスライン５０を経ての単一の転送
によって受け入れられる以上のビットが要求され、従っ
て、単一のオペランドを転送するのに多数の転送が必要
とされる。

従って、データ形式情報は、各オペランドを転送するの
に必要なりＡＬデータアドレスライン５゜を経ての転送
の数も指示する。

オペランドは、３つのソース、即ち、メモリ１１（第１
図）、キャッシュ３５、又はデータ路３６内のプロセッ
サレジスタのうちのいずれが１つに記憶される。単一の
動作に必要とされる種々のオペランドもこれら３つのソ
ースのいずれかに記憶される。然し乍ら、単一のオペラ
ンドを転送するのにＤＡＬデータアドレスライン５０を
経て多数の転送が必要とされる場合には、全ての転送が
通常は単一のソースに対するものとなる。第２Ｂ図は、
メモリからオペランドを検索するために送信される信号
の状態を示し、第２ｃ図は、キャッシュ３５から又はデ
ータ路３６内のレジスタからオペランドを転送するため
に送られる信号を示している。特に、第２Ｂ図及び第２
ｃ図は、ＤＡＬデータアドレスライン５ｏを経て単一の
転送を行なうための信号の状態を示しており、単一のオ
ペランドに対して多数の転送が必要とされることが理解
されよう。

第２Ｂ図を参照すれば、オペランドがメモリ１１内にあ
る場合には、プロセッサ３ｏは、メモリ１１からの検索
を開始する。特に、プロセッサ３０は、上記したように
読み取り動作を実行し。

ＡＤＲＳアドレス信号をＤＡＬデータアドレスライン５
０に供給し、ＡＤＲ８ＳＴＲアドレスストローブ信号を
肯定する。その短時間後に、プロセッサ３ｏは、２進値
０を有するＣＰ　　５ＴＡ（１：　Ｏ）フローティング
ポイント状態信号をライン７０に発生し、即ち、ＣＰ　
　ＳＴＡ　（１：　Ｏ）フローティングポイント状態信
号の両方を否定する。更に、プロセッサ３０は、ＣＰ　
　ＤＡＴ　（５：０）フローティングポイントデータ信
号をライン７１に送信し、この場合、ＣＰ　　ＤＡＴ　
（５：４）フローティングポイントデータ信号は、ＤＡ
Ｌデータアドレスライン５０を経て送られるデータのど
れほど多くをオペランドに使用すべきかを指示するアド
レス整列コードを含んでいる。ＣＰＤＡＴ　（０）フロ
ーティングポイントデータ信号は、オペランドがＤＡＬ
　（５：　Ｏ）データアドレスライン上の短いリテラル
である場合に肯定され、さもなくば、ＣＰ　　ＤＡＴ　
（１）フローティングポイントデータ信号が背定される
。

フローティングポイントプロセッサ３１は、第２Ａ図に
ついて上記した手順で動作情報を既に受け取っているの
で、オペランドを受け取る状態にある。背定されたＣＰ
　　ＤＡＴ　（５：　０）フローティングポイントデー
タ信号は、フローティングポイントプロセッサ３１に、
これがバス１３の選択されたライン、特に、ＡＤＲ３Ｓ
ＴＲアドレスストローブ信号を搬送するライン５１上の
信号をサンプリングすべきであることを指示する。

フローティングポイントプロセッサ３１は、ＡＤＲ５Ｓ
ＴＲアドレスストローブ信号の背定状態を用いて、オペ
ランドがメモリ１１から検索されているかどうかを判断
する。ＡＤＲ５ＳＴＲアドレスストローブ信号が肯定さ
れた場合には、フローティングポイントプロセッサ３１
は、背定されたＣＰ　　ＤＡＴ　（５：　Ｏ）フローテ
ィングポイントデータ信号を受信した際に、ライン５４
上のＲＤＹレディ信号がメモリ１１によって背定される
のに応答して、ＤＡＬデータアドレスライン５０上のデ
ータ信号をラッチする。プロセッサ３０は、ＤＡＴＡ　
　ＳＴＲデータストローブ信号に応答して転送を完了す
る。

メモリ１１が肯定されたＲＤＹレディ信号ではなくて肯
定されたＥＲＲエラー信号で検索要求に応答する場合に
は、フローティングポイントプロセッサ３１は、ＤＡＬ
データアドレスライン５０上の送信されたデータ信号を
ラッチしない。プロセッサ３０は、再試み動作のような
必要なエラー回復動作を実行し、第２Ｂ図に示された動
作を繰り返す。

第２Ｃ図は、オペランドがキャッシュ３５にあるかデー
タ路３６内のレジスタにあるかに拘りなくプロセッサ３
０からフローティングポイントプロセッサ３１へのオペ
ランドの転送を理解する上で有用なタイミング図である
。いずれの場合においても、プロセッサは、ＤＡＬデー
タアドレスライン５０にデータ信号を供給すると共に、
第２Ｂ図について述べたものと同じエンコードを有する
ＣＰ　　ＤＡＴ　（５：　Ｏ）ブローティングポイント
データ信号を供給り、ＣＰ　　ＳＴＡ　（１：　Ｏ）フ
ローティングポイント状態信号の両方を否定する。これ
らの信号は、ＣＬＫクロック信号の所定のチック数の間
、プロセッサ３０によって維持される。このインターバ
ル中に、フローティングポイントプロセッサ３１は、Ｄ
ＡＬデータアドレスライン５０上の信号をラッチする。

全オペランドを転送するのにＤ　Ａ　Ｔ、データアドレ
スライン５０を軽重多数の転送が必要とされる場合には
、第２ＣＳに示されたシーケンスが繰り返される。

全オペランドを転送するのにＤＡＬデータアドレスライ
ン５０を経て多数の転送が必要とされるようなオペラン
ドのデータ形式の場合には、プロセッサ３０、メモリ１
１及びフローティングポイントプロセッサ３１が、１つ
の完全なオペランドが転送されるまで、第２Ｂ図及び第
２Ｃ図に示す動作を繰り返す。

第２Ｂ図に示された一連の動作は、次の点を除いて、第
２Ｃ図に示された一連の動作と同様である。即ち、ＣＰ
　　ＤＡＴ（５：Ｏ）フローティングポイントデータ信
号が背定された時にＡＤＲＳ　　ＳＴＲアドレスストロ
ーブ信号がライン５１において肯定された場合には、フ
ローティングポイントプロセッサ３１は、オペランド（
又はオペランドの一部分）がＤＡＬデータアドレスライ
ン５０上にあることを示す指示として、肯定されたＲＤ
Ｙレディ信号を使用する。然し乍ら、ＣＰＤＡＴ　（５
：　Ｏ）　フローティングポイントデータ信号が背定さ
れた時にＡＤＲＳ　　ＳＴＲアドレスストローブ信号が
肯定されない場合には、フローティングポイントプロセ
ッサ３１は、オペランド（又はオペランドの一部分）が
ＤＡＬデータアドレスライン５ｏ上にあることを示す指
示として。

ＣＰ　　ＤＡＴ　（５：　０）７０−ティングポイント
データ信号の肯定状態を使用する。これら両方の場合に
、フローティングポイントプロセッサ３１は、最初の場
合はＲＤＹレディ信号を受信した後にそして第２の場合
は背定されたＣＰ　　ＤＡＴ（５：　Ｏ）フローティン
グポイントデータ信号を受信した後に、ライン６０上の
ＣＬＫクロック信号と同期してＤＡＬデータアドレスラ
イン５０上の信号をラッチする。

オペランドが転送された後に、プロセッサ３０及びフロ
ーティングポイントプロセッサ３１は、フローティング
ポイントプロセッサ３１が結果を送信する準備ができた
時にプロセッサ３０がそれら結果を受け取る準備ができ
るような状態に入る。

第２Ｄ図は、処理済みのデータをプロセッサ３０に転送
するためにプロセッサ３ｏ及びフローティングポイント
プロセッサ３１によって使用される一連の動作を詳細に
示したタイミング図である。

処理済みのデータは、結果が負であったかゼロであった
かとその結果に関する他の選択された事実とを示す状態
コードと、フローティングポイントプロセッサ３１によ
って実行された計算の値を表わすデジタル信号との両方
を含む。

第２Ｄ図を説明すれば、最初に、プロセッサ３０は、処
理済みのデータを受け取る用意ができたことを指示する
信号コードをライン７０及び７１に送信する。１つの実
施例においては、ＣＰＳＴ−Ａ　（１：　Ｏ）フローテ
ィングポイント状態信号が両方とも否定され、ＣＰ　　
ＤＡＴ　（３）フローティングポイントデータ信号が背
定され、他の信号が否定される。その後、フローティン
グポイントプロセッサ３１は、ライン７０及び７１を経
て送信を行なう。

フローティングポイントプロセッサ３１は、処理済みの
データを転送する用意ができると、その作用に対するコ
ードを表わすＣＰ　　ＳＴＡ　（１：Ｏ）フローティン
グポイント状態信号を送信すると同時に、状態コードを
表わすＣＰ　　ＤＡＴ（５：　Ｏ）フローティングポイ
ントデータ信号を送信する。フローティングポイントプ
ロセッサ３１は、ＣＬＫクロック信号の選択されたチッ
ク数の間、これら信号を維持し、次いで、データ信号を
ＤＡＬデータアドレスライン５０に供給すると共に、そ
の作用に対するコードをライン７０及び７１に供給する
。処理済みのデータ信号を転送するためにＤＡＬデータ
アドレスライン５０を経て多数の転送を行なう場合には
、フローティングポイントプロセッサ３１は、ＣＬＫク
ロック信号と同期してそれらを転送する。

フローティングポイントプロセッサ３１がオペランドを
処理する間であって、その結果をプロセッサ３ｏに送信
してしまう前に、プロセッサ３０は、入力／出力サブシ
ステム１２がメモリ１１との転送に加わることができる
ようにＤＭＧ直接メモリ許可信号を背定する。フローテ
ィングポイントプロセッサ３１は、プロセッサ３０が処
理済みのデータを受け取る用意ができたことを指示した
後に、ライン５７の状態を監視する。フローティングポ
イントプロセッサ３１が処理済みのデータを返送する用
意ができた時にライン５７上のＤＭＧ直接メモリ許可信
号が肯定された場合には。

ＤＭＧ信号が否定される後までフローティングポイント
プロセッサ３１が処理済みデータの返送を遅らせる。

更に、例えば、メモリ１１からオペランドを検索する際
にエラーが生じた場合には、プロセッサ３０は、フロー
ティングポイントプロセッサ３１から処理済みのデータ
を受け取りたい旨を指示しない。プロセッサ３０は、フ
ローティングポイントプロセッサ３１の動作を中断しな
い。そうではなくて、プロセッサ３０が新たなオペレー
ションコードをフローティングポイントプロセッサ３１
に送信した時に、フローティングポイントプロセッサ３
１がそのオペレーションコードに基づいて動作する。処
理済みのデータを受け取る用意ができたことを指示する
ためにプロセッサ３ｏによってライン７０及び７１を経
て送信されるＣＰＳＴＡ　（１：　Ｏ）フローティング
ポイント状態信号及びＣＰ　　ＤＡＴ　（５：　Ｏ）フ
ローティングポイントデータ信号は、フローティングポ
イントプロセッサ３１がこれら信号とオペレーションコ
ードとを区別できるようにするためにオペレーションコ
ードに一致してはならないことが明らかであろう。

バスインターフェイス回　３３ プロセッサ３０の一実施例におけるバスインターフェイ
ス回路３３が第３図に示されている。

第３図を参照すれば、バスインターフェイス回路３３は
、バス１３（第１Ａ図）を制御する状態マシーン２７０
と、内部のＩＤＡＬバス３４を経て動作を制御する第２
の状態マシーン２７１とを備えている。２つの状態マシ
ーン２７０及び２７１は、以下に述べるように、多数の
フラグ及び制御信号を除けば、独立して動作し、状態マ
シーン２７１が、バス１３を介して動作を行なう必要が
あることを状態マシーン２７０に指示できるように、す
ると共に、状態マシーン２７０によって送られた応答信
号が状態マシーン２７１へ動作の完了を指示できるよう
にする。

内部ＩＤＡＬバス３４を制御する状態マシーン２７１は
、制御論理回路２７３によって一般的に指示されたプロ
セッサ３０内の多数のソースと。

バス１３のピン２７４によって一般に指示されたバス１
３上の多数のターミナルと、制御回路４゜（第１Ｂ図）
のマイクロ命令からの入力信号を受け取る。状態マシー
ン２７１は、フローティングポイントプロセッサ３１と
の転送を制御する論理回路２７２を含むプロセッサ３０
内の多数の回路を制御するための出力信号と、キャッシ
ュ及びアドレス入力マルチプレクサ２６４（第１Ｂ図）
の機能を制御する多数の信号とを送信する。更に。

状態マシーン２７１からの出力信号は、読み取り動作が
ベンディングであること（これは、ＲＤＲＥＱ読み取り
要求信号の状態によって指示される）、書き込み動作が
ベンディングであること（これは、ＷＲＴ　　ＲＥＱ書
き込み要求信号の状態によって指示される）及びプロセ
ッサ３０からフローティングポイントプロセッサ３１へ
のオペランドの転送がベンディングであること（これは
、ＢＲＤＣ８Ｔ　　ＲＥＱ放送要求信号の状態によって
指示される）を各々示すフラグ（図示せず）を含む論理
回路２７６を制御する。

制御論理回路２７６は、オペレーティングシステムの制
御のもとで、読み取り動作中にバス１３（第１Ａ図）を
経て受け取った成る情報をキャッシュ３５（第１Ｂ図）
に記憶すべきであるかどうか判断することができる。例
えば、オペレーティングシステムは、プロセッサ３０が
キャッシュ３５において読み取りする全ての情報を記憶
するようにプロセッサ３０を調整する。或いは又、オペ
レーティングシステムは、プロセッサの命令をキャッシ
ュ３５に記憶できなくてもよく、処理すべきデータをキ
ャッシュに記憶できるだけでよい。

然し乍ら、一般に、オペレーティングシステムは。

第１Ａ図に示されたシステムの他の部分の種々の制御レ
ジスタから受け取った情報をキャッシュ３５に記憶する
ことができない。制御論理回路２７６は、バス１３を経
て受け取った情報のキャッシュ記憶を制御するようにＣ
ＡＣＨＥ　　ＡＣＣキャッシュアクセス信号を調整する
。

上記したように、プロセッサ３０の外部のユニットは、
ライン６１（第１Ａ図）上のＣＣＴＬキャッシュ制御信
号によって転送をキャッシュ記憶すべきかどうかを制御
することもできる。

状態マシーン２７１は、直接的に、又は他の制御論理回
路（図示せず）を経て間接的に、ラッチ２５０ないし２
５２への書き込みデータ並びに読み取り及び書き込みア
ドレスのロードを制御すると共に、ピン２７４上の信号
の状態に基づいて入力データラッチ２５４からの読み取
りデータの転送も制御する。

バス１３を介しての転送を制御する状態マシーン２７ｏ
は、ＲＤ　　ＲＥＱ読み取り要求、ＷＲＴ　　ＲＥＱ書
き込み要求及びＢＲＤＣ５Ｔ　　ＲＥＱ放送要求信号を
制御論理回路２７６から受け取ると共に、バスピン２７
４からの信号を受け取り、そしてバス１３を構成する多
数の信号の状態を制御する論理回路２７７へ送られる信
号を発生する。

更に、状態マシーン２７０は、制御論理回路２８０に送
られる信号を発生し、この論理回路は、次いで、ラッチ
２５０，２５１．２５２及び２５４とマルチプレクサ２
５３（第１Ｂ図）との動作を制御し、バス１３のＤＡＬ
データ／アドレスライン５０に信号を結合したりそこか
ら信号を受け取ったりできるようにする。読み取り動作
が完了した後に、状態マシーン２７０は、ＣＬＲＲＤＦ
ＬＡＧＳクリア読み取りフラグ信号を肯定し、これは、
制御論理回路２７６がＲＤ　　ＲＥＱ読み取り要求信号
を否定できるようにする。

このような背景から、第３図に示されたバス制御回路３
３の動作について説明する。制御回路４０によって可能
とされる書き込み動作中に、ＤＭＡ　　ＯＲＷＲＴ　　
ＰＮＤ　（ＤＭＡ又は書き込みベンディング）信号が制
御論理回路２７３によって背定されない場合には、状態
マシーン２７１は、先ず、書き込まれるべき位置のアド
レスを書き込みアドレスラッチ２５１　（第１Ｂ図）に
ロードし、その位置がキャッシュ３５（第１Ｂ図）内に
記憶されているかどうかを判断する。ＤＭＡＯＲＷＲＴ
　　ＰＮＤ信号が背定された場合には、第１Ａ図に示さ
れたシステム内の別のユニットがバス１３を使用してい
るか、或いは、状態マシーン２７１が、バス１３を経て
まだ転送されていない書き込みアドレス及びデータをラ
ッチ２５１及び２５０（第１Ｂ図）の各々にロードでき
るようにしているかのいずれかである。

Ｄ　Ｍ　Ａ　　ＯＲＷ　ＲＴ　　Ｐ　Ｎ　Ｄ　（Ｄ　Ｍ
　Ａ　又は書き込みベンディング）信号が肯定されない
場合には、書き込みべき位置がキャッシュ内であるかど
うかの判断がなされる。この位置がキャッシュ内である
場合には、その位置に対応するキャッシュ３５の入力を
新たなデータで更新しなければならない。その位置がキ
ャッシュ内であるかどうかを判断するために、状態マシ
ーン２７１は、キャッシュを読み取りできるようにする
ＣＡＣＨＥＦＴＮ　（１：　Ｏ）キャッシュ機能信号と
、マルチプレクサ２６４が仮想アドレス変換回路３７に
よって発生された物理アドレスを使用できるようにする
ＣＡＣＨＥ　　ＡＤＲ８（１：　Ｏ）信号とを発生する
。この動作中に、ＩＤＡＬ　　ＣＡＣＨＥＸＭＩＴキャ
ッシュ送信信号が否定されて、キャッシュからのデータ
が内部データバス３４に接続されるのを禁止する。その
位置がキャッシュ内である場合には、ＨＩＴ信号がアン
ドゲート３１２によって肯定され、これは、制御論理回
路２７３からのＭＩＳＳ信号の状態で表すされる。

ＭＩＳＳ信号が肯定されない場合には、書き込むべき位
置がキャシュ内となる。否定されたＭＩＳＳ信号に応答
して、状態マシーン２７１は、キャッシュ書き込み動作
を行なえるようにするＣＡＣＨＥ　　ＦＴＮ　（１：　
Ｏ）キャッシュ機能信号と、マルチプレクサ２６４が仮
想アドレス変換回路３７からのアドレスを使用できるよ
うにするＣＡＣＨＥ　　ＡＤＲ５（１：　Ｏ）キャッシ
ュアドレス信号とを発生する。同時に、キャッシュ入力
に書き込まれるデータは、書き込みデータラッチ（第１
Ｂ図）に記憶され、制御論理回路のフラグは、肯定され
たＷＲＲＥＱ書き込み要求信号を発生する状態にされる
。この動作中に、ＭＢＯＸＳＴＡＬＬ信号が肯定されて
、仮想アドレス変換回路が動作しないようにされる。

一方、ＭＩＳＳ信号が肯定された場合には、書き込まれ
るべき位置がキャッシュ内ではない。

背定されたＭＩＳＳ信号に応答して、状態マシーンは、
書き込みデータを書き込みデータラッチ２５０（第１Ｂ
図）にラッチできるようにし且つＷＲＴ　　ＲＥＱ信号
を制御論理回路２７６によって肯定できるようにする。

更に、ＣＡＣＨＥ　　ＡＤＲ３（１：Ｏ）キャッシュア
ドレス信号は、リフレッシュカウンタ２６２（第１Ｂ図
）を増加しそしてマルチプレクサ２６４がフラグ４２、
タグ４１及びデータソース３８（第１Ｂ図）にアドレス
を接続してこれらをリフレッシュできるような状態とさ
れる。この動作中に、ＭＢＯＸ　　５ＴＡＬＬ信号も背
定され、仮想アドレス変換回路の動作を不能にして別の
物理アドレスを発生しないようにする。

書き込み動作が完了した後に、ＤＭＡ　　０ＲＷＲＴ　
　ＰＮＤ　（ＤＡＭ又は書き込みベンディング）信号が
否定される。これにより、別のアドレス及び書き込みデ
ータをラッチ２５０及び２５１（第１Ｂ図）にロードす
ることができる。又、リフレッシュ動作も行なえるよう
にされる。

読み取り動作中に状態マシーン２７１によって実行又は
作動可能にされる動作は、要求された情報が命令である
かデータであるかそして要求された情報がキャッシュ３
５（第１Ｂ図）にあったかどうかによって左右される。

アドレスによって識別された位置がキャッシュ内にあり
且つキャッシュ入力を使用不能にするようなパリティエ
ラーがタグ４１にもデータ３８（第１Ｂ図）にもない場
合には、情報がキャッシュ内にある。読み取り動作は、
命令を検索するために必要とされ、この場合、制御論理
回路２７３は、ＩＢ　　ＲＥＱ命令バッファ要求信号を
背定する。さもなくば、制御回路４０は、ＲＤ読み取り
信号を肯定する。要求された情報がキャッシュ３５内に
ない場合には、制御論理回路２７３がＲＥＡＤ　　ＭＩ
ＳＳ信号も背定する。このＲＥＡＤ　　ＭＩＳＳ信号は
、第１Ｂ図に示されたＨＩＴ信号の補数である。

制御回路４０からの肯定されたＲＤ読み取り信号又はＩ
Ｂ　　ＲＥＱ命令バッファ要求信号の肯定状態に応答し
て、状態マシーン２７１は、キャッシュの読み取りを可
能にするＣＡＣＨＥ　　ＦＴＮ　（１：　Ｏ）キャッシ
ュ機能信号と、マルチプレクサ２６４（第１Ｂ図）が仮
想アドレス変換論理回路３７からのアドレスを使用でき
るようにするＣＡＣＨＥ　　ＡＤＲ８（１：　Ｏ）キャ
ッシュアドレス信号とを発生する。同時に、状態マシー
ン２７１は、ＡＲＭ　　ＡＤＲＳ’　　ＳＴＲアームア
ドレスストローブ信号を肯定し、この信号は、仮想アド
レス変換回路３７からのアドレスを読み取りアドレスラ
ッチ２５２にロードできるようにする。

ＩＢ　　ＲＥＱ信号に応答した動作であった場合には、
状態マシーン２７１がＩＮＩＴ　　ＩＢ　　ＲＥＱ開始
命令バッファ要求信号を背定し、これにより、制御論理
回路２７３はフラグをセットすることがテキ、次イテ、
ＰＲＥＶ　　ＩＢ　　ＲＥＱ手前の命令バッファ要求信
号を肯定することができる。

情報がキャッシュ３５内にある場合には、状態マシーン
２７１は、第１Ｂ図について述べたように情報をキャッ
シュから接続することができそして動作が終了する。

情報がキャッシュ３５内になくそしてＤＭＡ○ＲＷＲＴ
　　ＰＮＤ　（ＤＭＡ又は書き込みベンディング）信号
が肯定された場合には、状態マシーン２７１は、プロセ
ッサ３０を肯定する５ＴＡＬＬ及びＭＢＯＸ　　５ＴＡ
ＬＬ信号と、リフレッシュ動作を行なえるようにするＣ
ＡＣＨＥ　　ＡＤＲ３（１：Ｏ）信号とを肯定する。５
ＴＡＬＬ信号により、読み取り動作に入る前に書き込み
動作を完了することができる。

ＤＭＡ　　ＯＲＷＲＴ　　ＰＮＤ　（ＤＭＡ又は書き込
みベンディング）信号が否定された場合には、読み取り
動作が行なわれる。状態マシーン２７１は、制御論理回
路２７６がＲＤ　　ＲＥＱ読み取り要求信号を肯定でき
るようにする６次いで、状態マシーン２７１は、ＣＡＣ
ＨＥＡＢＬＥ信号。

ＣＣＴＬキャッシュ制御信号、ＲＤＹレディ信号及びＥ
ＲＲエラー信号を監視し、読み取り動作の終了を判断す
る。ＣＡＣＨＥＡＢＬＥ又はＣＣＴＬキャッシュ制御信
号が情報をキャッシュ記憶しなければならないことを指
示する場合には、バス１３を経て１つの転送が行なわれ
る。一方、情報をキャッシュ記憶すべき場合には、キャ
ッシュ入力（第１Ｂ図）の各入力に対して１つづつの２
つの転送が必要とされる。１つの特定の実施例では、最
下位から２番目のアドレスビットが検索されるワードを
識別するので、第２の検索中に読み取りアドレスレジス
タの第２のアドレスビットが、検索されるべき第２のワ
ードを識別するように反転される。従って、ワードは、
メモリ１１内のアドレス可能な位置に配置される逆の順
序で検索される。

転送をキャッシュ記憶すべき場合に、ＲＤＹレディ信号
が受け取られた時には、ＤＡＬ　　ＰＡＲＥＲＲパリテ
ィエラー信号が背定されず、パリチーエラーが受信情報
にないことを指示するならば、状態マシーン２７１は、
マルチプレクサ２６４（第１Ｂ図）が仮想アドレス変換
回路からのアドレスを用いてキャッシュ３５内の入力を
選択できるようにすると共に、情報を選択された高ワー
ド又は低ワードのいずれかにロードできるようにする。

情報をロードすべきキャッシュ３５内のワードは、ＶＡ
　（２）仮想アドレスビットの状態によって左右される
。次いで、情報は、データ路３６（第１Ｂ図）に接続さ
れる。

ＤＡＬ　　ＰＡＲＥＲＲパリティエラー信号が背定され
るか又はＥＲＲエラー信号がライン５５（第１Ａ図）上
で背定されて、転送に加わった他のユニットによるエラ
一応答を示す場合には、ＰＲＥＶ　　ＩＢ　　ＲＥＱ手
前の命令バッファ要求信号が背定されたかどうかに基づ
いて動作が行なわれる。もしそうであれば、制御回路４
０（第１Ｂ図）は、背定されたＩＢ　　ＦＩＬＬ　　Ｅ
ＲＲ命令命令バッフアーチエラー信号り、修正動作を行
なえることが通知される。ＰＲＥＶ　　ＩＢ　　ＲＥＱ
手前の命令バッファ要求信号が肯定されない場合には、
５ＴＡＬＬ及びＭＢＯＸ　　５ＴＡＬＬ信号が背定され
てプロセッサ３０を停止すると共に、ＴＲＡＰ　　ＲＥ
Ｑトラップ要求信号が肯定されて、プロセッサ制御回路
４０が選択された回復動作を実行できるようにする。

受け取った情報をキャッシュ記憶すべき場合及びデータ
を受け取った時にＥＲＲエラー信号もＤＡＬ　　ＰＡＲ
ＥＲＲパリティエラー信号も肯定されない場合には、状
態マシーン２７１は、第２のワードを検索してキャッシ
ュ３５に記憶できるようにする。第２のワードが適切に
受け取られた場合には、これが上記したようにキャッシ
ュ３５に記憶される。状態マシーン２７１は、マルチプ
レクサ２６４が仮想アドレス変換回路３７からのアドレ
スを使用できるようにするＣＡＣＨＥＡＤＲ８（１：　
Ｏ）キャッシュアドレス信号と。

第２のワードをキャッシュ入力に記憶できるようにする
ＣＡＣＨＥ　　ＦＴＮ　（１：　Ｏ）キャｙシュ機能信
号とを発生する。然し乍ら、状態マシーン２７１は、デ
ータ路３６に情報を転送できるようにしない。

一方、ＥＲＲエラー信号又はＤＡＬ　　ＰＡＲＥＲＲパ
リティエラー信号が肯定された場合には、ＭＢＯＸ　　
５ＴＡＬＬ信号が肯定されて、仮想アドレス変換回路３
７を停止すると共に、第１のワードが書き込まれたキャ
ッシュの入力が無効とマークされる。同時に、ＣＡＣＨ
Ｅ　　ＡＤＲ３（１：０）信号は、マルチプレクサ２６
４がリフレッシュカウンタ２６２からのリフレッシュア
ドレスを使用してキャッシュ３５の内容をリフレッシュ
すると共にカウンタを増加できるような状態にされる。

状態マシーン２７１は、この状態マシーンがキャッシュ
３５に情報を書き込むこともキャッシュ３５から情報を
読み取ることもできない時に。

リフレッシュ動作を実行することができる。これらの動
作を行なえるようにするために、状態マシーン２７１は
、マルチプレクサ２６４がリフレッシュカウンタ２６２
からのリフレッシュアドレス信号を使用して通常のやり
方で記憶回路３８，４１及び４２（第１Ｂ図）の内容を
リフレッシュできるようにするＣＡＣＨＥ　　ＡＤＲ８
信号を発生する。

又、状態マシーン２７１は、制御論理回路２７３からの
ＤＭＡ　　ＩＮＶ　　ＲＥＱ無効化要求信号に応答して
キャッシュ３５の入力を無効化できるようにする。第１
Ｂ図について上記したように、この信号は、ＣＣＴＬキ
ャッシュ制御信号とＡＤＲ８ＳＴＲアドレスストローブ
信号の両方が第１Ａ図に示すシステム内の他のユニット
によって背定された時に、これらの肯定された２つの信
号が一致するのに応答して発・生される。このようなこ
とは、上記能のユニットがメモリ１１とのＤＭＡ（直接
メモリアクセス）動作を実行し、従って、ＤＭＧ直接メ
モリ許可信号が肯定された時に生じる。別のユニットが
、キャッシュ３５内に記憶されているメモリ１１内の位
置にデータを転送する場合には、キャッシュの入力を無
効とマーク付けしなければならない。第１Ｂ図を参照す
れば、ＤＭＧ及びＡＤＲ３ＳＴＲアドレスストローブ信
号の一致に応答して、アンドゲート４０１は、入力デー
タラッチ２５４が信号（この場合は、ＤＡＬデータアド
レスライン５０上のアドレス信号である）をラッチでき
るようにする。

ＤＭＡ　　ＩＮＶ　　ＲＥＱ無効化要求信号に応答して
、状態マシーン２７１は、先ず、キャッシュ３５からの
データを内部バス３４に接続できるようにすることなく
、入力データラッチ２５４のアドレスを用いて、キャッ
シュ３５の読み取り動作を実行しようと試みる。ＭＩＳ
Ｓ信号が背定された場合には、その位置がキャッシュ内
になく、それ以上のことは何も生じない。

然し乍ら、ＭＩＳＳ信号が否定された場合には、入力デ
ータラッチ２５４のアドレスによって識別された位置が
キャッシュ内にあり、状態マシーンはキャッシュ無効化
動作を開始する。この場合、状態マシーンは、無効化動
作を行なえるようにするＣＡＣＨＥ　　ＦＴＮ　（１：
　Ｏ）キャッシュ機能信号と、マルチプレクサ２６４が
無効化において入力データラッチの内容を使用できるよ
うにするＣＡＣＨＥ　　ＡＤＲ８（１：　Ｏ）キャッシ
ュ□　アドレス信号とを発生する。

状態マシーン２７０は、バス１３からのＣＣＴＬキャッ
シュ制御信号、ＤＭＲ直接メモリ要求信号、ＲＤＹレデ
ィ信号及びＥＲＲエラー信号と、制御論理回路２７６か
らのＲＤ　　ＲＥＱ読み取り要求信号、ＷＲＴ　　ＲＥ
Ｑ書き込み要求信号、ＢＲＤＣ８Ｔ　　ＲＥＱ放送要求
信号及びＣＡＣＨＥＡＣＣキャッシュアクセス信号と、
状態マシーン２７１からのＩＮＨＤＭＡ禁止直接メモリ
アクセス信号及びＡＲＭ　　ＲＤ　　ＲＥＱアーム読み
取り要求信号とに応答して動作する。状態マシーン２７
０が、第１Ａ図に示されたシステム内の別のユニットが
バス１３を経て転送を実行しようとしていることを示す
背定されたＤＭＲ直接メモリ要求信号を受け取る場合に
は、ＩＮＨＤＭＡ禁止ＤＭＡ又はＢＲＤＣ８Ｔ　　ＲＥ
Ｑ放送要求信号が背定さ九ない限り、ＤＩＳ　　ＤＭＧ
ディスエイプル直接メモリ許可信号を否定し、これが、
次いで、制御論理回路２７７を作動可能にし、ＤＭＧ直
接メモリ許可信号を肯定できるようにする。肯定された
ＤＭＧ直接メモリ許可信号により、別のユニットはバス
１３を介して転送を行なうことができる。更に、状態マ
シーン２７０は、ＤＡＴＡ　　ＩＮ信号を肯定し、これ
により、ＤＡＬ制御論理回路２８０が作動可能にされて
、ＤＡＬデータ／アドレスライン５０を調整し、システ
ム内の他のユニットがこれらを使用できるようにされる
。又、状態マシーン２７０は、ＴＲｌ−８ＴＡＴＥ　　
ＳＴＲ信号を肯定し、制御論理回路２７７を作動可能に
し、他のユニットが、ＤＡＴＡ　　ＳＴＲデータストロ
ーブ、ＡＤＲ８ＳＴＲアドレスストローブ及びＲＴ　　
ＴＹＰＥ転送形式信号を使用できるようにする。

或いは又、システム内の他のユニットがバス１３を経て
転送を実行しない場合には、状態マシーン２７０は、制
御論理回路２７６からのＲＤＲＥＱ、ＷＲＴ　　ＲＥＱ
及びＢＲＤＣ８Ｔ　　ＲＥＱ信号に応答してバス１３を
経て転送を行なえるようにする。ＷＲＴ　　ＲＥＱ書き
込み要求信号が背定されて、ラッチ２５１及び２５ｏ（
第１Ｂ図）の各々書き込みアドレス及び書き込みデータ
を指示する場合には、ＤＭＲ信号が背定されないならば
、状態マシーン２７０は、ＤＡＬ　　Ｃ０ＮＴ（１：　
０）（ＤＡＬ内容）信号を発生し、これにより、マルチ
プレクサ２５３は、ラッチ２５１からＤＡＬデータ／ア
ドレスライン５０に書き込みアドレスを接続できるよう
にする。これと同時に、状態マシーン２７０は、ＡＤＲ
８ＳＴＲＥＮアドレスストローブイネーブル信号を肯定
し、これにより、制御論理回路２７７は、ＡＤＲ８ＳＴ
Ｒアドレスストローブ信号を肯定することができる。

次イテ、状態マシーン２７ｏは、ＤＡＬＣ○ＮＴ　（１
：　０）（ＤＡＬ内容）信号を発生し。

これにより、マルチプレクサ２５３は、書き込みデータ
ラッチ２５０の内容をＤＡＬデータ／アドレスライン５
０に接続することができる。同時に、状態マシーン２７
０は、ＤＡＴＡ　　ＳＴＲＥＮデータストローブイネー
ブル信号を肯定し、これにより、制御論理回路２７７は
、ＤＡＴＡ　　ＳＴＲデータストローブ信号を背定する
ことができる。

その後、状態マシーンは、ＲＤＹレディ又はＥＲＲエラ
ー信号が肯定されるまで待機する。背定されたＲＤＹ信
号を受け取った場合には、ＡＤＲ５ＳＴＲＥＮアドレス
ストローブイネーブル信号及びＤＡＴＡ　　ＳＴＲＥＮ
データストローブイネーブル信号を否定することによっ
て動作が終了され、これにより、制御論理回路２７７は
、ＡＤＲ８ＳＴＲアドレスストローブ信号及びＤＡＴＡ
　　ＳＴＲデータストローブ信号を各々否定することが
できそして制御論理回路２７６は、ＷＲＴＲＥＱ信号を
否定できるようにされる。

一方、背定されたＥＲＲエラー信号が受信された場合に
は、状態マシーン２７０は、再試みを実行し、ＤＡＬ　
　Ｃ０ＮＴ　（１：　０）（ＤＡＬ内容）信号を発生す
る。これにより、マルチプレクサ２５３は、ラッチ２５
０からの書き込みデータ信号をＤＡＬデータ／アドレス
ライン５０に接続することができる。

ＲＤＹレディ信号及びＥＲＲエラー信号が両方とも肯定
された場合には、再試みが通知され、転送が再び試みら
れる。

他の動作が同等生じない場合には、状態マシ−：／２７
０は、ＤＡＬ　　Ｃ０ＮＴ　（１：　０）（ＤＡＬ内容
）信号を発生し、これにより、マルチプレクサ２５３は
、読み取りアドレスラッチ２５２の内容をＤＡＬデータ
／アドレスライン５０に接続することができる。これに
より、状態マシーン２７０は、他の信号及び状態によっ
て読み取り動作を行なえるようになった時に読み取り動
作を迅速に開始することができる。読み取り動作中に。

ＲＤ　　ＲＥＱ読み取り要求信号が肯定された場合には
、状態マシーン２７０は、ＡＤＲ８５ＴＲＥＮアドレス
ストロ一ブイネーブル信号を肯定し、これにより、制御
論理回路２７７は、ＡＤＲＳＳＴＲアドレスストローブ
信号を肯定することができる。次いで、状態マシーン２
７０は、ＤＡＴＡ　　ＩＮデータ入力信号を背定し、こ
れにより、制御論理回路２８０は、ＤＡＬデータ／アド
レスライン５０を調整し、システム内の他のユニットが
これらを使用できるようにする。これと同時に。

状態マシーンは、ＤＡＴＡ　　ＳＴＲＥＮデータストロ
ーブイネーブル信号を背定し、これにより。

制御論理回路２７７は、ＤＡＴＡ　　ＳＴＲデータスト
ローブ信号を背定することができる。

次の動作は、ＣＡＣＨＥ　　ＡＣＣキャッシュアクセス
信号が制御論理回路２７６によって肯定されるかどうか
によって左右される。この信号が肯定される場合には、
検索されるデータがキャッシュにあり、従って、バス１
３を経て２つのワードが読み取られる。一方、ＣＡＣＨ
Ｅ　　ＡＣＣキャッシュアクセス信号が背定されない場
合には、検索されるデータがキャッシュになく、１ワー
ドのみがバス１３を経て読み取られる。ＣＡＣＨＥＡＣ
Ｃキャッシュアクセス信号が背定されない場合には、状
態マシーン２７０は、ＲＤ　　ＤＡＴＡＬＡＴ読み取り
データラッチ信号を背定し、これが背定されると、入力
ラッチ２５４（第１Ｂ図）はＤＡＬデータ／アドレスラ
イン５ｏを経て信号を受け取ることができる。ＲＤ　　
ＤＡＴＡ　　ＬＡＴ読み取りデータラッチ信号がその後
否定されると、入力ラッチによって信号がラッチされる
。状態マシーン２７０は、ＥＲＲエラー信号が否定され
た場合には背定されたＲＤＹレディ信号に応答してＲＤ
　　ＤＡＴＡ　　ＬＡＴ読み取りデータラッチ信号を否
定し、ＣＬＲＲＤ　　ＦＬＡＧＳクリア読み取りフラグ
信号を肯定する。背定されたＣＬＲＲＤ　　ＲＥＱ信号
に応答して、制御論理回路２７６は、ＲＤ　　ＲＥＱ読
み取り要求信号を否定する。

一方、ＣＡＣＨＥ　　ＡＣＣキャッシュアクセス信号が
背定された場合には、上記したように読み取り動作が実
行される。データが入力データランチにラッチされた時
にＣＣＴＬキャッシュ制御信号が肯定されない場合には
、第２の動作も実行される。一方、ＣＣＴＬキャッシュ
制御信号が肯定されて、その転送に加わった他のユニッ
トがデータのキャッシュ記憶を除外していることを示す
場合には、第２の動作が実行されない。

状態マシーン２７１は、ＩＮＨＤＭＡ禁止直接メモリア
クセス信号を使用して、状態マシーン２７０が他のユニ
ットからのＤＭＲ直接メモリ要求信号の受信に応答して
ＤＭＧ直接メモリ許可信号を肯定しないようにする。Ｉ
ＮＨＤＭＡ禁止直接メモリアクセス信号は、フローティ
ングポインｌ−プロセッサ３１（第１Ａ図）との成る転
送中に背定される。

制御回路４０からのＲＤ　　ＢＲＤＣ：ＳＴ読み取り放
送及びＢＡＳｒＣＢＲＤＣ５Ｔ基本放送信号は、状態マ
シーン２７１がキャッシュ３５又はデータ路３６内のレ
ジスタ２５５（第１Ｂ図）からフローティングポイント
オペランド情報を転送できるようにする。制御論理回路
２７６は、ＢＲＤＣ３Ｔ　　ＲＥＱ放送要求信号を肯定
できるようにされ、次いで、状態マシーン２７０が上記
したようにこの情報を転送できるようにする。又、状態
マシーン２７１は、制御論理回路２７３がフラグをセッ
トしてＦＰＰ　　ＰＮＤフローティングポイントプロセ
ッサペンディング信号を背定する。

状態マシーン２７１は、ＳＩＧ　　ＦＰＰ信号ブローテ
ィングポイントプロセッサ信号を肯定し、フローティン
グポイントプロセッサ３１からフローティングポイント
動作の結果を受け取る用意ができたことをＰＰＰインタ
ーフェイス回路２７２に指示する。上記したように、状
態コードがレディである時には、インターフェイス回路
２７２がＣＰ　　ＯＫ信号を背定し、結果のデータがレ
ディである時には、ＣＰ　　ＲＤＹレディ信号を肯定す
る６ＣＰ　　ＲＤＹレディ信号に応答して、状態マシー
ン２７１は、状態マシーン２７０が結果のデータを受け
取ることができるよ、うにする、フローティングポイン
トプロセッサ３１がエラーを指示する場合には、インタ
ーフェイス回路２７２がＣＰＥＲＲエラー信号を肯定す
る。ＣＰ　　ＯＫ、ＣＰＲＤＹ又はＣＰ　　ＥＲＲ信号
に応答して、状態マシーン２７１は、ＦＰＰ　　ＰＮＤ
フローティングポイントプロセッサペンディング信号を
制御するフラグをリセットして、信号を否定できるよう
にする。

バスインターフェイス回路３３は、多数の効果を発揮す
る。先ず、第１に、各々が別々の動作を制御すると共に
フラグを介して通信する２つの状態マシーン２７０及び
２７１を使用することにより、回路が著しく簡単化され
る。

更に、状態マシーン２７１は、キャッシュ３５をリフレ
ッシュすることができ、ダイナミックメモリエレメント
を使用できるようにする。これにより、キャッシュの物
理的なサイズが減小されるか又はこれまでの場合と同じ
領域内により多くのキャッシュ記憶容量を容易に与える
ことができる。

更に、バスインターフェイス回路３３は、キャッシュデ
ータを検索する際に、先ず、プログラムによって必要と
されるデータを検索し、次いで、キャッシュ入力に記憶
するための他のワードを検索する。公知のシステムでは
、データワードは、メモリに記憶された順に検索され、
従って、最初のデータワードは、必ずしもプログラムに
よって直ちに必要とされるものではない。これにより、
処理の続行は、第２のワードが検索されるまで遅延され
た。

更に、バスインターフェイス回路３３は、書き込み動作
がベンディングされている間に読み取りアドレスが発生
されて読み取りアドレスラッチ２５２にラッチされる程
度まで読み取り動作を開始することができる。読み取り
動作は、ベンディングの書き込み動作が完了するまで終
わらず、書き込み動作が完了した時には、読み取りアド
レスを直ちに送信することができる。

更に、バスインターフェイス回路は、プロセッサ３０に
読み取り動作が設定されたか書き込み動作が設定された
かに拘りなく、第１Ａ図に示されたシステムの他のユニ
ットにより実行される直接メモリアクセス動作によって
キャッシュ入力を無効化することもできる。即ち、キャ
ッシュ入力の無効化動作は、入力ラッチ２５４に受け取
られたＤＭＡアドレスに応答して行なうことができ、一
方、書き込みデータ及び書き込みアドレスは、各々のラ
ッチ２５１及び２５０（第１Ｂ図）にラッチされ、読み
取りアドレスはラッチ２５２にラッチされる。これによ
り、無効化プロセスが簡単化される。

以上の説明は、本発明の特定の実施例に限定された。然
し乍ら、本発明に変更及び修正を加えても本発明の効果
の幾つか又は全部が達成されることが明らかであろう。

それ故、本発明の真の精神及び範囲内に入るこのような
全ての変更及び修正は特許請求の範囲内に網羅されるも
のとする。

【図面の簡単な説明】

第１Ａ図は、本発明によるデジタルデータ処理システム
の一般的なブロック図そして第１Ｂ図は、第１Ａ図に示
されたシステムに用いられるプロセッサの編成ブロック
図、 第２図は、第２Ａ図ないし第２Ｄ図で構成されるもので
あって、本発明を理解するのに有用なタイミング図、そ
して 第３図は、システムの他の部分との転送を制御する回路
に特に関連した第１Ｂ図のプロセッサの一部分を詳細に
示すブロック図である。 １０・・・中央処理ユニット（ＣＰ　Ｕ）１１・・・メ
モリ １２・・・入力／出力サブシステム １３・・・バス １４・・・オペレータコンソール １７・・・メモリアレイ ２０・・・入力／出カニニット ２１・・・装置バス　　　２２・・・制御器２３・・・
書き込みバッファ ２４・・・専用バス ２５・・・システム制御回路 ３０・・・プロセッサ ３１・・・フローティングポイントプロセッサ３３・・
・バスインターフェイスユニット３５・・・キャッシュ ３６・・・データ路 ３７・・・メモリ管理ユニット ４ｏ・・・プロセッサ制御回路 図面のハ、フ（内容に哀史なし） ＦＩＧ、２Ａ ＰＰＰオプコード払え ＣＰ　ＳＴＡげ０ｔ−Ｉす）　　　　　　　　データタ
イプＣＰＤＡＴ（プロｔ・ンｑ）　　　　　　　　オペ
レインヨンＳＴＲｆ力でつ゛ワ′） ＡＤＲ１３ＳＴＲみ ＤＡＬ　　　　　　　　　　　　　　　　　　　　　　
　　結果ｆＦＰ円手続補正書（方式） ％式％ １、事件の表示　　　昭和６２年特許顆第２４３５３２
号２、発明の名称　　　デジタルデータ処理システム３
、補正をする者 事件との関係　　出願人 名　称　　　ディジタル　イクイプメントコーポレーシ
ョン ４、代理人

Claims (1)

1. 【特許請求の範囲】 デジタルデータ処理システムに使用するプロセッサであ
   って、情報を処理するための処理回路と、バスに接続す
   るためのバスインターフェイス回路とを備えており、こ
   のバスインターフェイス回路は、上記システム内の他の
   ユニットから上記バスを経て上記処理回路へ処理を行な
   うために情報を転送すると共に、処理済みの情報を上記
   処理回路から上記バスを経て上記他のユニットに転送す
   るものであり、上記インターフェイス回路は、Ａ）上記
   処理回路に接続されると共に、上記バスに接続されて、
   別のユニットから受け取った情報を上記処理回路へ転送
   するためにラッチする入力ラッチ手段と、 Ｂ）上記処理回路に接続されると共に、上記バスに接続
   されて、上記処理回路からの情報を別のユニットに転送
   するためにラッチする出力ラッチ手段と、 Ｃ）インターフェイス制御手段とを備えており、このイ
   ンターフェイス制御手段は、 ｉ）上記処理回路、上記出力ラッチ手段 及び上記入力ラッチ手段に接続されて、上記処理回路と
   、上記出力ラッチ手段及び上記入力ラッチ手段との間の
   情報の転送を制御する内部状態手段、ｉｉ）上記入力ラ
   ッチ手段及び上記出力ラ ッチ手段に接続されると共に、上記バスに接続されて、
   上記他のユニットと、上記入力ラッチ手段及び上記出力
   ラッチ手段との間の情報の転送を制御する外部状態手段
   、及び ｉｉｉ）上記内部状態手段及び上記外部状態手段に接続
   され、上記入力ラッチ手段及び出力ラッチ手段の状態に
   応答して選択された状態をとるように上記内部状態手段
   によって制御され、これにより、上記外部状態手段の動
   作を制御するような状態手段を備えたことを特徴とする
   プロセッサ。