JPH07504527A - 高性能の不揮発性ｒａｍ保護式の書き込みキャッシュアクセラレータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高性能の不揮発性ＲＡＭ保護式の書き込みキャッシュアクセラレータシステム 関連出願のクロスレファレンス 本発明は、本発明の譲受人に全て譲渡された以下の特許出願に関連している。

（ＰＡＲＡＬＬＥＬ　Ｉｌｏ　ＮＥＴＷＯＲｘ　Ｆ＋ＬＢ　５ＥＲＶＥＲＡＲＣ ）ＩＩＴＥＣＴＩＪＲＢ）　Ｊ　ＡＵＳＰ７２０９　；２．１９８９年９月８日 に出願のヒッツ氏等により発明された特許出願第０７／４０４．８８５号「マル チプルファシリティオベレーティングシステムアーキテクチ＋（ｌＪｔｌＬＴＩ ＰＬＥ　ＦＡＣＩＬＩＴＹ　０ＰＥＲＡＴＩＮＧ　ＳＹＳＴＥＭ　ＡＪＩＣＨＩ ＴＥＣＴＵＲＲ）　Ｊ　ＡＵＳＰV２１０　； を用いたエンハンスドＶＭＥバスプロトコル（ＲＮＨＡＮＣＥＤ　ＶＭＲＢＵＳ 　ＰＲＯＴＯＣＯＬ　ＵＴＩＬＩＺＩＮＧＳＹＮＣ）ＩＲＯＮＯＵＳＨＡＮＤＳ ＨノＩＩＮＧＡＮＤＢＬＯＣＫＭＯＤＥＤＡＴＡＴＲＡＮＳＦＥＲ）ＪＡＵＳＰ ７２１１；接メモリアクセスコントｏ−ラ（ＢＩＧ）ｌ　５ＰＥＥＤ、　ＦＬＰ 、ＸＩＢＬＥ　５ＯＵＲＣＥ／ＤＥＳＴＩＮＡＴＩＯＮ　ＤＡＴＡ　ＢＵＲ３Ｔ 　ＤＩＲＥＣＴ　ＭＥＭＯＲＹ　ＡＣＣＥＳＳ　Ｃ０ＮＴＲ０ＬＬＥＲ）Ｊ　Ａ ＵＳＰ７２１２　、及び５．１９９０年２月２日に出願のビット氏等により発明 された特許出願第０７／４７４．３５０号「バスロッキングＦＩＦＯマルチプロ セッサ型通信システム（Ｂｕｓ　ＬＯＣＫＩＮＧ　ＦＩＦＯＭＵＬＴＩ−ＰＲＯ ＣＥＳＳＯＲＣＯＭＩＪＬＩＮＩＣＡＴＩＯＮ　ＳＹＳＴＥＭ）　Ｊ　Ａ［ｌ５ ＰV２１３゜ 発明の分野 本発明は、一般にキャッシュ構成のディスクコントローラに係り、より詳細には 、ディスク記憶プロセッサの一体的要素として確立された高性能の完全性保護型 書き込みデータキャッシュを備えたディスクコントローラシステムに係る。

先行技術の説明 夕記憶サブシステムの所要性能が相当に高まっている。特に、ＵＮＩＸ及び同様 のマルチタスクオペレーティングシステムは、典型的に、必要に応じてサブオペ レーションに分割されたディスクデータ転送オペレーションを実行し、オペレー ティングシステムのマルチタスク活動性をサポートする。従って、ディスクサブ システムによって実行される実際のデータ転送オペレーションは充分に最適化さ れず、それ故、全システム性能を直接的に低下させる。

ＵＮＩＸオペレーティングシステムの通常使用される要素は、ネットワークファ イルシステム（ＮＦＳ）として知られている通信レイヤ０ｉ１）である。ＮＦＳ レイヤは、リモートネットワークに接続されたコンピュータシステムのディスク 記憶サブシステムに便利に論理的にアクセスできるネットワーク制御プロトコル を与える。ＮＦＳプロトコルの設計は、各原子的ＮＦＳオペレージ目ンがディス ク記憶サブシステムめ予め存在するデータ転送状態を推測せずに行われるという 点で本質的にステートレス（無状態）である。従って、ＮＦＳに関連した多数の データ転送オペレーションが、ディスク記憶サブシステムへ送られる際に繰り返 されると共に不充分に順序付けされることにもなる。

ディスク記憶サブシステムの性能を改善するための典型的な解決策は、読み取り データキャッシュを特殊なＲＡＭキャッシュメモリ内に構成するか或ｂ）はコン ピュータシステムのメインメモリアレー内に形成されたノくソファプール内に構 成するかのいずれかである。後者の解決策は、特に効果的である。というのは、 ＵＮＩＸオペレーティングシステムのように、仮想的に参照されたメモリオブジ ェクトを読み取りデータキャッシュに記憶できるからである。これは、ひ０ては 、仮想キャッシュを参照することにより読み取りデータ要求を満足するプロセス を相当に潜在的に最適化できるようにし、しかも、更に時間のかかる仮想−物理 変換を必要としないし、又、ディスク記憶サブシステムによるデータ転送オペレ ーションも必要としない。

別の特殊キャツシュＲＡＭ解決策は、典型的に、キャッシュを物理的なブロック 番号モードで動作する。この解決策によってもたらされる効果は、実際のサブシ ステムディスクドライブのデータ転送帯域中を最大にするように物理的な読み取 りデータ転送を順序付けできることである。しかしながら、仮想的な参照性能が 失われる。

性能を高めるために書き込みデータキャッシュも利用されている。しかしながら 、ディスク記憶サブシステムによって記憶されるデータは、ディスクへの全ての データ書き込みが完了するまで正確でないという点で、実質的なデータ完全性の 問題が生じる。全ての書き込みデータがディスクに対して適切に更新されない場 合のデータの崩壊を最小にするか又は防止するために多数の解決策が採用されて いる。最も簡単で且つ最も一般的な解決策は、ＵＮＩＸファイルシステム（ＵＰ Ｓ）によって制御を受けるメインメモリにおいて書き込みキャッシュを構成しそ してフラッシュアルゴリズムを構成して、キャッシュ内の全てのデータが充分頻 繁な時間制御ベースでディスクへと書き出されるようにすることである。この限 定された露出でも甚だ危険であると考えられる場合には、同期書き込みとして知 られているメカニズムが開発され広く応用されている。ＮＦＳプロトコルに適合 するために必要とされるこのメカニズムは、全てのデータ書き込みが、データ転 送を発したＮＦＳサーバに完了として確認される前に、「安全な記憶装置」、典 型的に物理的なディスクへと完全に完了することを必要とする。これは、当然な がら、各ＮＦＳ書き込みごとに実質的な時間ペナルティを課するという問題があ る。

更に、メインメモリの書き込みデータキャッシュは、不揮発性メモリにおいてバ ッファを分離することによりデータのロスを実質的に免れることができる。この 解決策にも、多数の問題が関連しており、システムが再ブートされるときにオペ レーティングシステムの状態の復帰をマネージすると共に、書き込みキャッシュ からの書き込みをディスク記憶サブシステムへ確実に正しく完了できるよう確保 することが含まれる。この書き込みキャッシュ設計の利点は、全ての読み取り及 び書き込みデータがＵＮＩＸファイルシステムによって論理的に直接マネージさ れることである。それ故、全ての重畳する読み取り及び書き込み要求は中央でマ ネージしそして解決することができる。当然、それに対応する欠点は、書き込み キャッシュバッファを理解しそして実施するようにＵＰＳを変更しなければなら ないことである。

従って、複雑なオペレーティングシステムの状況においてディスク記憶サブシス テムに関連したキャッシュメモリのスループット及び制御を改善するための包本 発明の一般的な目的は、多数のデータ記憶装置に対し最適な書き込みキャッシュ 動作をサポートするための不揮発性キャッシュＲＡＭを組み込んだ高性能の記憶 処理システムを提供することである。

これは、本発明においては、ホストコンピュータシステムに接続できるデータ記 憶システムであって、ホストと複数のデータ記憶装置との間でデータを転送する ためのデータ記憶システムを構成することにより達成される。データ記憶装置は 、複数のデータ転送チャンネルに接続さね、各データ記憶チャンネルは少なくと も各１つのデータ記憶装置に接続される。各データ転送チャンネルは、データバ ッファを備えていると共に、チャンネルのデータバッファとデータ記憶装置との 間で転送するための自立動作コントローラを備えている。データのキャッシュペ ージを記憶するために不揮発性のランダムアクセス記憶メモリが設けられる。

インターフェイスはデータ記憶システムをホストに接続し、このインターフェイ スを経てデータが転送される。再構成可能なデータ路は、データ転送チャンネル と、不揮発性メモリと、インターフェイスとの間で選択的にデータ転送接続を行 えるようにする。コントローラは、データ路の構成を指令すると共に、インター フェイスとチャンネルデータバッファとの間、インターフェイスと不揮発性メモ リとの間、及び不揮発性メモリとチャンネルデータバッファとの間でデータをバ ースト転送するための直接メモリアクセスコントローラを制御する。

不揮発性メモリに書き込みデータのキャッシュページを記憶することにより、デ ータ書き込みの即座の確認をホストコンピュータシステムへ発行できる一方、コ ントローラが不揮発性メモリにおけるデータのキャッシュページ間の関係を処理 して、不揮発性メモリからチャンネルデータバッファへデータのキャッシュペー ジを移動するのに必要なその後のデータ転送動作を最適化することができるよう にする。

従って、本発明の効果は、多数のデータ記憶チャンネルのマネージメントを一貫 した非常に一体化した仕方で直接的にサポートすることである。これで、データ 記憶装置の簡単で且つ複雑な制御アレーに対するサポートが透過的にマネージさ れる。

本発明の別の効果は、正確及び不正確なオーバーラツプを含むオーバーラツプす るデータ転送要求、書き込み後の読み取り及び書き込み後の書き込みという順序 のデータ転送の全ての組み合わせをマネージし適切に解決することである。

本発明の更に別の効果は、優先順位決め及び裁定機構を介してデータ転送要求を 待ち行列に入れることにより、増大するデータ転送活動度のもとてキャッシュか らディスクへの書き込み転送動作が益々最適化されることである。

本発明の更に別の効果は、読み取り要求がキャッシュバイパスとして処理される ことにより、キャッシュ書き込み要求を最適化するようにキャッシュを最大限に 使用できることである。更に、ファイルシステムの識別に基づいて書き込み要求 を選択的にキャッシュ処理する機能が与えられる。

本発明の更に別の効果は、本発明を完全に実施できるようにするために従来のマ ルチタスクオペレーティングシステムのカーネルを最小限に変更するだけでよい ことである。必要とされる唯一の変更は、カーネルのファイルシステム制御ソフ トウェアが、特定の書き込み要求がキャッシュ処理されるべきか否かを識別でき るようにすることである。かくて、本発明は、単離したものであり、従って、記 憶プロセッサの装置ドライバレベル内及びそれより上でのシステムソフトウェア の特定の実施、機構及び動作には影響されない。装置ドライバに対する変更は不 要である。

本発明の更に別の効果は、オペレーティングシステムの再スタート時にデータの 有効キャッシュページの存在を識別すると共に、不揮発性キャッシュメモリに存 在すると分かっているデータに対し書き込み動作の適切な順序を再構成するため の健全な機構を提供することである。不揮発性メモリに存在する有効キャッシュ データの初期評価の一部分として、制御機構は、ドライブの記憶装置の構成を識 別し且つ照合するように維持される。

本発明の更に別の効果は、鏡像関係のドライブ記憶構成の存在を本発明の全ての 点に対して一貫した実質的に透過な動作方式で容易にマネージできることである 。

図面の簡単な説明 本発明のこれら及び他の意図された効果及び特徴は、全図面にわたって同様の部 分を同じ参照番号で示した添付図面を参照した以下の説明から容易に理解されよ う。

図１は、マルチタスク、マルチユーザオペレーティングシステム環境において不 揮発性書き込みキャッシュを構成する従来の解決策を示すブロック図である。

図２は、本発明の好ましい実施例により高完全性の書き込みキャッシュアクセラ レータサブシステムを用いたコンピュータシステムのブロック図である。

図３ａは、本発明により構成された記憶プロセッササブシステムの好ましい実施 例の詳細なブロック図である。

図３ｂは、本発明の好ましい実施例によるデータチャンネルインターフェイスユ ニットの簡単なブロック図である。

図３０は、本発明により構成されたバッテリバックアップ機能付きの取り外し可 能な不揮発性メモリアレーの好ましいドータボード実施例の簡単なブロック図で ある。

図４は、データ構造を制御するソフトウェアと、本発明の好ましい実施例におい て実施された関連ハードウェアとの概略図である。

好ましい実施例の詳細な説明 マルチタスク、マルチユーザオペレーティングシステムをサポートするコンピュ ータシステムの不揮発性書き込みデータキャッシュを構成する公知の解決策が図 １に示されている。この公知システムＩＯは、ホストプロセッサ１４を備え、こ れは典型的な形態でＶＭＥバックプレーンバスに接続さね、このバスは、メイン メモリアレー１６及びディスクサブシステム１８を更にサポートし、これは、従 来の５Ｃ３Ｉ又は５Ｃ３Ｉ−２データトランザクシヨンオペレーシヨンを直接サ ポートするディスクコントローラを含んでいる。不揮発性ランダムアクセスメモ リ（ＲＡＭ）アレー２０も、バス１２によってサポートされる。不揮発性ＲＡＭ アレー２０は、少なくとも、ディスクシステム１８へ最終的に送られる書き込み データを維持する。通常のシステム電力が存在しない場合に不揮発性ＲＡＭアレ ー２０への電力を維持するためにバッテリ２２が設けられている。バッテリ２２ は、不揮発性ＲＡＭアレー２０に存在するキャッシュデータをシステム１０の電 力サイクルを通して維持できるようにし、これにより、不揮発性ＲＡＭアレー２ ０に維持されたデータをエラー回復プロセスの一部分としてディスクサブシステ ム１８に対して更新できるようにする。

システムＩＯの効果は、不揮発性ＲＡＭアレー２０を経てデータ書き込み動作を 指令することができ、ディスクサブシステム１８の見掛は上の性能を実質的に増 加できることである。即ち、保留中の書き込み要求がディスクサブシステム１８ に対して完了するまで実行プロセスの更に別の動作を待機しなければならない場 合には、不揮発性ＲＡＭアレー２０に対する書き込みの完了により書き込み確認 を直ちに返送できるようにする。従って、ディスクサブシステムの書き込みアク セス速度と不揮発性ＲＡＭアレー２０の書き込みアクセス速度との比に比例して 見掛は上の性能が高められる。

システム１０を厳密に検討すると、特にシステム１０のデータ転送負荷が増加す るにつれて、多数の欠陥が明らかとなる。ディスクに関連した全てのデータ転送 動作はホストプロセッサ１４を経て処理しなければならないので、不揮発性ＲＡ Ｍアレー２０へのデータ書き込みに続いて、結局は、ホストプロセッサ１４への 返送転送を行い、その後、ディスクサブシステム１８へ実際のデータ書き込みを 行わねばならない。しかしながら、バス１２のデータ帯域中には限度がある。

従って、システムｌＯの設計解決策は、約５０％と推定される実質的に大きなバ ス負荷係数を招き、これは、特にデータ要求活動度と共に増加する。更に、不揮 発性ＲＡＭアレー２０からディスクサブシステム１８へのデータ転送は、他のデ ータトランザクションに対して優先順位が低くなり勝ちであるから、不揮発性Ｒ ＡＭアレー２０は、通常は、急速にデータでいっばいになる傾向となり、ホスト １４が不揮発性ＲＡＭアレー２０にデータを書き込むよう要求する場合に著しく 低速な環境を招くが、初期の書き込み動作を許すためには最初に充分な量のキャ ッシュデータを不揮発性ＲＡＭアレー２０からホスト１４ヘフラツシユして戻さ ねばならない。

更に、システムｌＯの制約は、不揮発性ＲＡＭアレー２０のデータをシステムＩ Ｏの動作を通して動的に且つシステム再スタートに続くエラー回復ルーチンの一 部としてマネージする必要があることである。前者の場合に、不揮発性ＲＡＭア レー２０に存在するデータを追跡するに必要な制御構造は、必要なマネージメン ト動作をスピードアップするためにホストプロセッサ１４によりホスト自身のロ ーカルメモリに記憶されるのが望ましい。しがしながら、このような構造は、シ ステム停止時に失われる。それ故、このマネージメント制御構造は、不揮発性Ｒ ＡＭアレー２０内のキャッシュデータの一体的な要素として維持されねばならな い。不都合なことに、このような制御構造をアクセスするたびに、バス１２にわ たり更にトラフィックが生じ、それに対応してシステム１０の全性能が著しく低 減し勝ちとなる。

本発明により構成された高性能の書き込みキャッシュシステム３ｏが図２に示さ れている。ここでは、ホストプロセッサ３２、メインメモリ３４、ファイルプロ セッサ３６及び記憶プロセッサ３８が高速バス１２によって相互接続されている 。バス１２及び高速データ転送プロトコルと、ホストプロセッサ３２、メインメ モリ３４、ファイルプロセッサ３６及び記憶プロセッサ３８の好ましい構造設計 及び実施については、最初に述べた出願中の関連特許出願に詳細に開示されてお り、これら特許出願は参考としてここに取り上げるものである。

記憶プロセッサ３８は、バッテリバックアップ４４をもつ不揮発性ＲＡＭアレー ４２を備え、これは、ディスク４ｏのアレーのいずれか１つに意図された書き込 みデータを選択的に記憶し、ディスクは、１０本の並列５Ｃ８Ｉデータチヤンネ ルにおいて１つ程度のドライブから６０程度のドライブまで番号付けされる。

システム３０のアーキテクチャは、完全に一貫したもので、本発明によれば、少 なくとも３つまでの完全に機能的に独立して動作する記憶プロセッサ３８をそれ に各々取り付けられる不揮発性ＲＡＭアレー４２及びバックアップバッチ’Ｊ　 ４４と共にバス１２に接続できるようにする。バス１２とリモートＮＦＳクライ エント及びサーバとの間のデータの転送は、１つ以上のイーサネット型ローカル エリアネットワーク（ＬＡＮ）４８を直接サポートするネットワークプロセッサ ４６によって与えられる。

好ましい状況においては、ＮＦＳ型のデータ転送要求がネットワークプロセッサ ４６を経て処理され、ファイルプロセッサ３６へ通される。次いで、ファイルプ ロセッサ３６は、ＮＦＳ要求参照データの記憶位置を識別し、この制御情報を記 憶プロセッサ３８へ通す。従って、記憶プロセッサ３８は、本質的に物理的なレ ベルで動作し、与えられた制御情報は、ディスクを使用するデータを指定し、そ して５ＣＳＩドライブの場合には、論理セクタａｌｌを指定する。従って、全て の書き込みキャッシュ制御動作及び回復手順は、本発明によれば、コンピュータ システム３０により実行されるオペレーティングシステムの従来の境界の実質的 に外で行われる。即ち、書き込みキャッシュ制御、エラー回復制御及び書き込み データ最適化動作は、記憶プロセッサ３８に対してインターフェイス制御すると いう役割をもつオペレーティングシステム装置ドライバレベルよりも低いレベル で行われる。

本発明を完全に利用するために必要とされる唯一の基本的なカーネルレベルの変 更は、ファイルプロセッサ３６によって実行されるＵＮＩＸファイルシステム制 御コードにおいて実施される。特に、本発明は、／ｅｔｃ／ｆｓｔａｂといった システム管理レベルファイルを使用し、書き込みキャッシュ処理を受けるものと して迅速に処理されるべきファイルシステムをｍＩＩするものである。デフオー ルドな環境は、書き込みデータ動作をキャッシュ処理すべきでない。書き込みデ ータキャッシュ処理を受けるべきファイルシステムを識別することにより、ファ イルプロセッサ３６は、書き込みデータを伴うデータ転送要求の処理中に、記憶 プロセッサ３８へ送られるデータ書き込み要求メツセージの形式によってデータ 書き込みをキャッシュ処理できるかどうか−１すするのが好ましい。この機能は 、ＵＮＩＸオペレーティングシステムの５ｕｎＯ３実施において／（ｒｏｏｔ） 及び典型的には／ｕｓｒファイルシステムを非キャッシュ処理のままにすべきで あるという点で実質的に重要なものである。本発明の最終的に意図することは、 全ての書き込みデータ動作が最終的にディスク４０への適切なデータ転送で進め られることを確保することであるが、不揮発性ＲＡＭのエラー回復を行いそして 残っているキャッシュ処理書き込みデータをディスク４０へ復帰させる前の移行 段階として、少なくともｒｏｏｔファイルシステムは、オペレーティングシステ ムの少なくともメンテナンスモードレベルへ初期化するのに必要な正しい動作が 確保されねばならないことを必要とする。

システム３０により実行されるオペレーティングシステムへの唯一の他の変更は 、システム管理ユーザレベルプログラムを追加して、不揮発性ＲＡＭアレー４２ の状態を管理し、統計情報を収集し、そして不揮発性ＲＡＭアレー４２の現在状 態を得ることである。このユーザレベルプログラムは、記憶プロセッサ３８によ って直接実行される低レベルの埋め込まれた制御ルーチンへメツセージを最終的 に通すことができるだけでよい。これらシステムレベルコマンドは、次のものを 含む。

１、Ｉｎ１ｔ二のオプションは、通常、ｒｃ、ｂｏｏｔ中に自動的に実行する。

これは、不揮発性ＲＡＭアレーを初期化し、これをオフ状態にする。不揮発性Ｒ ＡＭアレー４２の内容を検査する際に、記憶プロセッサ３８が未書き込みのキャ ッシュページを見つけた場合は、記憶プロセッサ３８は、データをディスク４０ へ転送するように書き込みデータフラッシュ動作を試みる。書き込みが首尾良く いった場合には、不揮発性ＲＡＭアレーがオフ状態に入れら札使用のための準脩 がなされる。さもなくば、不揮発性ＲＡＭアレーはダーティ状態に入れられ、こ れは、不揮発性ＲＡＭアレー４２がディスク４ｏへ書き込むことのできないキャ ッシュページを含んでいることを指示する。不揮発性ＲＡＭアレー４２に関連さ れそして不揮発性ＲＡＭに維持された制御構造体の処理中に欠陥が生じた場合に は、不揮発性ＲＡＭアレーが不良チェック和状態に入れられる。ディスクへの書 き込みは欠陥となって、ディスクエラーとなるが又はディスク４ｏの構成の変更 となる。システム管理部は、ａ）データを投棄して継続し；ｂ）データエラーの 根本的な原因を修正してデータ書き込みを再試みし；ｃ）システムを再構成して 再ブートし：そしてｄ）データをセーブして継続する、というオプションを有す る。記憶プロセッサカ坏揮発性ＲＡＭアレー４２をオフ状態に入れることができ ない場合には、エラーメツセージがホストプロセッサ３２へ返送されそして最終 的にはシステム管理部へ返送されて、エラー状態を表す。

２．０ｎ　Ｃｐａｇｅ　ｃｏｕｎｔ）：これは、不揮発性ＲＡＭアレー４２をオ ン状態に入れる。このコマンドは、不揮発性ＲＡＭアレー４２の状態が現在オフ である場合だけ認識される。オプションのｐａｇｅ　ｃｏｕｎｔ値は、システム 管理部が、書き込みキャッシュ処理に使用されるべきキャッシュページの最大使 周数より小さいキャッシュページ数を指定できるようにする。ＩＭバイトｘ３２ データスペースにおいては、１２８個の８にバイトキャッシュページを割り当て ることができる。デフオールドは、不揮発性ＲＡＭアレー４２内の使用できる全 てのメモリをキャッシュページとして使用することである。より少数のキャッシ ュページの使用は、書き込みキャッシュの性能の評価に使用するものである。

３、Ｏｆｆ：これは、不揮発性ＲＡＭアレー４２をオフ状態へ戻す。このコマン ドは、不揮発性ＲＡＭアレー４２が現在オン状態にある場合だけ確認される。

状態が変化する際には、記憶プロセッサ３８は、不揮発性ＲＡＭアレー４２によ って記憶された全ての未書き込みのキャッシュページデータをディスク４０ヘフ ラツシユするよう試みる。フラッシュが失敗すると、不揮発性ＲＡＭアレー４２ はダーティ状態に入る。

４、Ｐｕｒｇｅ：不揮発性ＲＡＭアレー４２がダーティであるときに、このコマ ンドは、不揮発性ＲＡＭアレー４２のキャッシュページに存在する全ての未書き 込みのデータを廃棄させ、不揮発性ＲＡＭアレー４２の状態を強制的にオフにす る。

５、Ｆｌｕｓｈ：不揮発性ＲＡＭアレー４２がオン状態又はダーティ状態にある ときに、このコマンドは、不揮発性ＲＡＭアレー４２の全ての未書き込みデータ をディスク４０へ転送するための書き込み動作を開始するように記憶プロセッサ ３８に指令する。不揮発性ＲＡＭアレー４２の状態は、状態が最初にオンであっ て書き込みデータ転送動作において書き込み欠陥に遭遇しない場合はオンのまま であり、又は最初の状態がダーティであるか又は書き込み欠陥が生じた場合はダ ーティに保たわ、そして最初の状態がダーティであって且つ書き込み欠陥が生じ ない場合はオフに保たれる。

６．５ｔａｔｅ：このコマンドは、不揮発性ＲＡＭアレー４２の現在状態を報告 して戻すように記憶プロセッサ３８に指令する。

７、Ｅｒｒｏｒ：このコマンドは、不揮発性ＲＡＭアレー４２にそのとき維持さ れている現在書き込みできないキャッシュページのリストを返送するように記憶 プロセッサ３８に指令する。

多段のメツセージ通過プロトコルは、これらコマンドを実施するのに使用される 。一般に、プロセッサ、例えば、ホストプロセッサ３２によって１２８バイトメ ツセージが構成され、メインメモリ３４の指定領域へ転送される。次いで、単一 ワード（３２ビツト巾）のメツセージ記述子がホストプロセッサにより、例えば 、記憶プロセッサ３８上のコマンドＦＩＦＯへ直接通過される。このメツセージ 記述子は、メインメモリ３４におけるメツセージの位置と、そのメツセージに対 してとるべき処置に関する基本的な情報とを謬１すする。典型的に、記憶プロセ ッサ３８は、メインメモリから記憶プロセッサ３８上のローカルメモリへ少なく ともメツセージのイメージコピーを転送する役目を果たす。次いで、記憶プロセ ッサ３８は、メツセージを評価し、そしてそれに対応するファンクションを適宜 実行する。次いで、記憶プロセッサ３８は、メインメモリ内の元のメツセージを 応答メツセージで実質的にオーバーライドし、この応答メツセージは、例えば、 要求された動作の完了状態を与えそして不揮発性ＲＡＭアレー４２の状態を報告 する。次いで、記憶プロセッサ３８は、発信側プロセッサ、通常はファイルプロ セッサ３６に存在するコマンドＦＩＦＯへ応答メツセージ記述子を送信する。こ の応答メツセージ記述によって識別されたメインメモリ３４内の応答メツセージ を検査する際に、発信側プロセッサは、メツセージによって与えられる情報を得 ることができる。

本発明の好ましい実施例に基づいて構成された記憶プロセッサ５０の詳細なブロ ック図が図３ａに示されている。マイクロプロセッサ５２は、記憶プロセッサ５ ０の全体的な動作を指令する。マイクロプロセッサ５２は、ローカルプロセッサ バス５４に接続され、このバスには、ＲＯＭ５Ｂ、スタティックＲＡＭ５８、及 び不揮発性ＲＡＭ６０のユニットが取り付けられる。ＲＯＭ５６は、マイクロプ ロセッサ５２をブートさせそしてホストオペレーティングシステムのイメージコ ピーをホストプロセッサ３２ヘロードさせそしてその後にマイクロプロセッサ５ ２によって独立して実行されるべき制御プログラムの実行可能なイメージをホス トプロセッサ３２を経て受け取ってプロセッサ３２．３６．３８及び４６間の共 働動作を確立するに充分な実行可能なプログラムを含むのが好ましい。この実行 可能なイメージは、スタティックＲＡＭアレー５８にロードされてそこから実行 される。又、スタティックＲＡＭアレー５８は、本発明の説明上、データ転送要 求のアクティブな待ち行列を含むワーキングプログラム変数及び制御構造体を記 憶するのにも使用される。不揮発性ＲＡＭユニット６０は、２つの重要な制御構 造体、即ちテーブルｌに定義された不揮発性制御構造体ｎｖｃｎｔｌ、及びテー ブル２に基づいて各々定義されたｎｖｂｕｆ制御構造体のアレーとを維持するよ うに用いられる。

５ｔｒｕｃｔ　ｎｖｃｎｔｌ　［ ｉｎｔ　聰ｇｉｃ； 不揮発性データバッファ制御構造体： ５ｔｒｕｃｔ　ｎｖｂｕｆ　ｌ １ｎｔ　５ｅｑｕｅｎｃｅ　ｎｏ； ｉｎｔ　５ｅｃｔｏｒ； 単一のｎｖｃｎｔ　を制御構造体のみが維持される。しかしながら、ｎｖｂｕｆ 制御構造体の数は、本発明の好ましい実施例では、記憶プロセッサ５０により使 用するように同時に割り当てることのできるキャッシュページの数によって定め られる。

又、ローカルバス５４には、メツセージ記述子を受け取るのに使用されるコマン ドＦＩＦＯ６４と、メツセージ記述子を送信するのに使用されるコマンドレジス タ７０と、メツセージを送信及び受信するのに使用されるデータバッファ８２と が接続される。コマンドＦＩＦＯ６４及びコマンドレジスタ７０の両方は、＼内 部データバス６６に接続さね、このバスは、ＶＭＥインターフェイスユニット６ ２を経てバス１２に接続される。又、内部データバス６６は、両方向性レジスタ ７４を経、中間データバス９４を経、第２の両方向性レジスタ７８を経、第２の データバス８０を経て、最終的にデータバッファ８２に接続される。又、第２の データバス８０には、本発明の好ましい実施例では、１０個のデータチャンネル インターフェイスユニット８６゜ないし８６．のアレーも接続される。図３ｂに 示されたように、各データチャンネルインターフェイスユニット８６は、第２の データバス８０と５Ｃ５Ｉインターフエイスコントローラ８７との間に設けられ たデータバッファ８５を備え、これは、少なくとも５Ｃ３Ｉ周辺装置とデータバ ッファ８５との間のデータ転送に対して自律動作を行うことができる。

更に、バッテリ状態指示信号は本質的にバッテリ８８からローカルバス５４に与 えられ、マイクロプロセッサ５２によって状態を監視できるようにする。

マイクロプロセッサ５２のサポートにおいて、自律的に動作するＤＭＡコントロ ーラ７２が設けられ、ＶＭＥインターフェイスユニット６２、データチャンネル インターフェイスユニット８６のデータバッファ８５、データバッファ８２、そ して最後に不揮発性キャッシュメモリ７６の間でのデータのＤＭＡバースト転送 を制御する。この不揮発性キャッシュメモリ７６は、書き込みキャッシュデータ を両方向転送するために中間データバス９４に接続される。

ＤＭＡコントローラ７２は、バーストデータ転送の動作を選択し、開始しそして 指令するために、種々の制御及びアドレス信号を制御バス８４に発生する。本発 明の好ましい実施例によれば、各バースト転送は、１２８バイトより成る。ＶＭ Ｅインターフェイスユニット６２からのキャッシュデータ書き込みは、レジスタ ７４により不揮発性キャッシュメモリ７６へ通され、ＤＭＡコントローラ７２に より制御バス８４のアドレスライン部分を経て与えられたアドレスに記憶される 。同様に、ＤＭＡコントローラ７２は、不揮発性キャッシュメモリ７６がら両方 向性レジスタ７８を経て１つ以上のデータチャンネルインターフェイスユニット ８６のバッファ８５へ至る書き込みデータのＤＭＡバースト転送を制御する。

従って、不揮発性メモリアレー７６を記憶プロセッサ５ｏの他部分と密接に一体 化するための最適で容易に再構成できるデータ路が確立される。

しかしながら、本発明の技術によれば、記憶プロセッサ５ｏそれ自体が主たる欠 陥であってもよい。従って、不揮発性メモリユニット６ｏ及び不揮発性キャッシ ュメモリ７６は、記憶プロセッサ５０の他部分から取り外しできるドータカード において実施されるのが好ましい。実際に、記憶プロセッサ５ｏは、不揮発性Ｒ ＡＭユニット６０及び不揮発性キャッシュメモリ７６が存在しない場合に、デー タキャッシュ能力なしでも、動作を継続することが充分可能である。

図３０に示すように、ドータカードユニット９８は、不揮発性ＲＡＭユニット６ ０と不揮発性キャッシュメモリ７６をそれらのエンティティに支持している。

アドレスライン５４°、８４°及びデータライン５４”、９４がドータカード９ ８から延びていて、記憶プロセッサ５０の残り部分に相互接続できるようになっ ている。又、ドータカード９８には感知スイッチユニット９６も含まれており、 これは、標準的なシステム電源Ｖ＋からバッテリバックアップ電源９０ＶＢＡＴ への電源スイツチ機能を果たす。又、この感知スイッチ９６は、システム電源の 状態及び低バッテリ状態を感知しそしてそれに対応する信号を制御ライン９２に 与えるという機能も果たす。

本発明の価値は、ＮＦＳ書き込み動作をサポートする際の動作を考慮したときに 最も良く説明できよう。書き込みキャッシュ処理のない従来のコンピュータシス テムでは、ＮＦＳ書き込み動作は、典型的に、それを完了するために平均３０ミ リ秒を必要とする。というのは、書き込みをディスクに対し物理的に完了しなけ ればならないからである。ＮＦＳのステートレス（無状態）設計により、データ 書き込みはディスクサブシステムと同期される必要がある。即ち、書き込みデー 汐転送の確認の前に書き込みをディスクに対し完全に完了しなければならず、Ｎ ＦＳ書き込み要求を開始するプロセスは、確認を受け取るまで阻止されたままと なる。

本発明より、不揮発性のキャッシュメモリ７６を用いた同等のＮＦＳ書き込み動 作は、ＮＦＳ書き込みを約１ミリ秒未満で完了することができる。同期ＮＦＳ書 き込みプロトコルに違反することはない。というのは、データが不揮発性キャッ シュメモリに安全に記憶されるまで、書き込みの確認が返送されないからである 。当然、このようなデータの完全性は、最終的にディスクに書き込まれるまで確 保されねばならない。

ロードされたシステムでは、キャッシュ式ＮＦＳ書き込みと、非キャッシュ式Ｎ ＦＳ書き込みとの相違が大きなものとなる。典型的なＮＦＳクライエントは、多 数の同時ＮＦＳ動作をマネージするために多数の基本的なＩ１０デーモン（Ｂ１ ０Ｄ）を使用している。イーサネットネットワークを経てのＮＦＳ書き込み動作 の典型的な遅延は、約４２ミリ秒程度であり、即ちイーサネット搬送に７ミリ秒 、ネットワークプロトコル処理に３．５ミリ秒であり、ファイルシステム処理に １．５ミリ秒であり、そしてディスクアクセス及びデータ返送に３０ミリ秒であ る。

単一のＮＦＳ書き込み動作では、イノード（ｉｎｏｄｅ）及びデータアクセス並 びに更新に対して１つないし４つ、典型的に２つないし３つの同期書き込みが必 要となる。これらのアクセスは典型的に順次のものであり、従って、時間累積の ものである。多数のＮＦＳ書き込みデータブロックがネットワークを経て高速で 次々に転送される場合であって、ＮＦＳデータ書き込み動作を並列に実行できる ようにする４つのＢＩＯＤの典型的な場合でも、ＮＦＳ書き込みを生じる最初の ４つに約１４０ミリ秒程度を要する。というのは、最後の書き込みが完了して確 認されるまでクライエントが待機しなければならないからである。

本発明の書き込みキャッシュでは、高速の次々のデータ書き込み動作は、約４０ ミリ秒以下に匹敵する合計経過時間で不揮発性キャッシュメモリに対して完了さ せることができる。更に、本発明は、書き込みデータを不揮発性キャッシュメモ リに維持することにより、物理的なディスクシステムに対してその後に必要とさ れるデータ転送動作を実質的に最適化する機会が与えられるという効果を有する 。特に、ＵＮＩＸオペレーティングシステムの場合には、ＵＰＳは、ファイルデ ータを順次に書き込みながらイノード及びそれに関連した間接的ブロックを繰り 返し書き込もうとする。本発明は、効果的にオーバーライドされたブロックを破 棄し、そして逐次のデータブロックを単一の連続する書き込み動作で転送するよ う合体することにより、不揮発性キャッシュメモリに存在するデータを最適化す る。不揮発性キャッシュメモリ７６内でのブロックのオーバーライド及び合体は 、書き込みキャッシュデータをディスクへ転送するのに必要な物理的なディスク 転送動作を直接的に排除しそしてその数及び性質を大巾に最適化する。

本発明によれば、書き込みデータが不揮発性キャッシュメモリに留まる時間の長 さは、記憶プロセッサ５０のデータ転送負荷に比例する。即ち、キャッシュ書き 込みは、一般に、読み取り及び非キャッシュ書き込みデータ転送動作が連続的に 行われている限り、不揮発性キャッシュメモリ７６に保持される。しかしながら 、遅延した書き込みデータを不揮発性キャッシュメモリ７６に維持することによ り得られる最適化の程度は、書き込みデータが遅延される時間量と共に増大する 。従って、記憶プロセッサ５０の書き込みデータ動作の最適化は、少なくとも部 分的な補償において、読み取り及び非キャッシュ書き込みデータ転送活動度の増 加又は継続と共に増大する傾向となる。

記憶プロセッサ５０を通してのデータ転送動作に含まれる主データ構造及びサポ ートハードウェアの簡単なブロック図が図４に示されている。システム１００は 、一般に、１０２に受け取られるメツセージに応答した記憶プロセッサ５０の動 作を説明するものであり、最終的には、ブロックデータ転送を制御するためのＤ ＭＡ制御信号を制御ライン８４に発生する動作を説明するものである。このプロ セスは、記憶プロセッサ５０のＳＲＡＭユニット５８内に好ましくは制御構造体 として形成されたアクティブな要求待ち行列１０４と、不揮発性ＲＡＭユニット ６０内に形成されたｎｖｃｎｔｔ制御構造体１２１と、これも不揮発性ＲＡＭユ ニット６０内に形成されたｎｖｂｕｆアレー制御構造体１２２と、ＳＲＡＭユニ ット５８に全て制御構造体として形成された遅延書き込み待ち行列１２３、ＤＭ Ａ待機待ち行列１２６及びバッファ待機待ち行列１３０とを用いることによりマ イクロプロセッサ５２によってマネージされる。更に、好ましくは、８１９２バ イトデータページで各々構成されたキャッシュページのアレーが、不揮発性キャ ッシュメモリ７６内の固定の連続位置に形成される。

アクティブな待ち行列１０４、遅延書き込み待ち行列１２３、ＤＭＡ待機待ち行 列１２６、バッファ待機待ち行列１３０、不揮発性制御構造体１２１、及び不揮 発性バッファアレー１２２は、ＳＲＡＭユニット５Ｂ及び不揮発性ＲＡＭユニッ ト６０におけるそれらの構造により、データ制御アクセスアクセス経路１３６に よって表されたときにマイクロプロセッサ５２によって直接アクセスすることが できる。従って、マイクロプロセッサ５２は、これらの構造体間でデータ及び制 御情報の転送を直接実施することができる。更に、マイクロプロセッサは、ＤＭ Ａプロセッサ１１４と通信するのに使用されるＤＭＡチャンネルバッファ１１０ ヘデータ及び制御アクセスする。ＤＭＡチャンネルバッファ１１０とＤＭＡプロ セッサ１１４は、−緒に、図３ａに示すＤＭＡコントローラ７２を形成する。

高速ＤＭＡコントローラ及びその動作は、参考としてここに取り上げる［高速で 融通性のあるソース７行き先データバーストの直接メモリアクセスコントローラ （ＨＩＧＨ５ＰＥＥＤ、　ＦＬＥＸＩＢＬＥ　５ＯＵＲＣＥ／ＤＥＳＴＩＮＡＴ ＩＯＮ　ＤＡＴＡ　ＢＵＲ３Ｔ　ＤＩＲＥＣＴ　ＭＥｌ［ｌqＹ　ＡＣＣＥＳＳ ＣＯＮＴＲＯＬＬＥＲ）Ｊと題する出願中の関連特許出願に詳細に開示されてい る。

ＤＭＡチャンネルバッファ１１０は、好ましくは、チャンネル動作制御構造体の アレーを記憶するのに用いられる二重ポート付きメモリである。これらチャンネ ル動作制御構造体の各々は、ＤＭＡプロセッサ１１４に対し、各データ転送動作 を定めるよう同一にフォーマットされる。本発明の好ましい実施例では、１２個 の重要なりＭＡチャンネルがある。これらチャンネルのうちの１０個は、１０個 のＳＣ８Ｉデータチャンネルインターフェイスユニットに対応する。別のチャン ネルは、ＶＭＥインターフェイスユニット６２から不揮発性キャッシュメモリ７ ６へのキャッシュ書き込みデータの転送を制御するのに使用される。１２番目の ＤＭＡチャンネルは、ＶＭＥインターフェイスユニット６２とデータバッファ８ ２との間のメツセージの転送を制御する。

ＤＭＡプロセッサ１１４は、自律的状態マシンとして動作して、ＤＭＡチャンネ ルバッファ１１０を絶え間なく走査しそして準備ができたと分かったＤＭＡチャ ンネル制御構造体の各々に対しＤＭＡチャンネル動作を開始する。ＤＭＡプロセ ッサ１１４は、データソースと行き先との間でデータの１２８バイトブロックを 高速転送するよう指令できるので（これは、５Ｃ３Ｉインターフエイスコントロ ーラ８７がその関連バッファ８５と５Ｃ３Ｉ周辺装置との間でデータを転送でき る速度よりも著しく速い速度である）、ＤＭＡプロセッサ１１４は、ＤＭＡチャ ンネル制御バッファ１１０の繰り返し再評価の結果として多数のデータ転送動作 を効果的にインターリーブすることができる。ＤＭＡプロセッサ１１４が、対応 するＤＭＡチャンネルに対するチャンネル制御構造体によって指定された全デー タ転送を完了すると、ＤＭＡ転送終了割り込みがチャンネル割り込みラインｌ１ ６を経てマイクロプロセッサ５２に与えられる。次いで、マイクロプロセッサ５ ２は、割り込みサービスルーチンの一部として、要求待ち行列及び制御構造体１ ０４．１２３．１２６．１３０．１２Ｌ１２２の内容を効果的に再評価し、自由 となったＤＭＡ転送チャンネルに対し別のデータ転送要求が保留となっているか どうかを決定する。候補の要求が識別された場合には、マイクロプロセッサ５２ は、要求エントリから必要な制御情報を処理して、ＤＭＡチャンネルバッファ１ １０内にＤＭＡ制御構造体を完成させる。新たなりＭＡ制御構造体が構成される と、ＤＭＡ制御構造体にフラグがセットさね、その次の繰り返しパスにおいて、 それに対応するチャンネルＤＭＡ転送を開始するためにこの新たなりＭＡ制御構 造体を考慮するようにＤＭＡプロセッサ１１４に信号する。

ｎｖｃｎｔ　１制御構造体１２１は、テーブルｌに示されたｎｖｃｎｔｌ構造体 の単一のインスタンスを含む。変数ｍａｇｉｃは、不揮発性ＲＡＭユニット６゜ 及び不揮発性キャッシュ７６が初期化されそして有効な書き込みデータを記憶で きることを指示するために所定値、好ましくはＦＦ０Ｏ５５ＡＡ　（１６進）に セットされる。その他の値は、不揮発性ＲＡＭユニット６０及びキャッシュメモ リ７６が初期化されないことを指示すると考えられる。変数ｃａｃｈｅ　ｐａｇ ｅｃｎｔは、使用することのできる固定の８にバイトのキャッシュページの整数 カウントにより不揮発性キャッシュメモリ７６のサイズを指定する。アレー変数 ｄｉｓｋ　５ｅｒｉａｌ　ｎｏは、記憶プロセッサ５０に取り付けられた全ての ディスクドライブに対しディスクドライブシリアル番号を記憶するのに用いられ る。本発明の好ましい実施例においては、各ディスクドライブは、特定のディス クドライブユニットを識別する独特の番号で電子的にシリアル化される。更に、 変数ｃｈｅｃｋ　ｓｕｍは、ｎｖｃｎｔ１制御構造体に対して従来計算されてい るチェック和の値を保持している。このチェック和の値を計算し直すことにより プロセッサ５２はｎｖｃｎｔ　１制御構造体１２１のデータ完全性をチェックす ることができる。

ｎｖｂｕｆ制御バッファアレー１２２は、不揮発性キャッシュメモリ７６に存在 するキャッシュページと１対ｌの対応を有するｎｖｂｕｆ構造体のアレーを含ん でいる。各ｎｖｂｕｆデータ構造体に維持されたデータは、オペレーティングシ ステムの再スタートに続きマイクロプロセッサ５２により評価する際に、対応す る遅延した書き込み待ち行列エントリを再構成するのに充分である。特に、変数 ５ｅｑｕｅｎｃｅ　ｎｏは、キャッシュデータ書き込み要求のカウント値の順序 を維持する。キャッシュページ割り当ての順序、ひいては、それに対応する要求 の順序は、再構成された遅延書き込み待ち行列１２３に保留されることのある繰 り返しの又はオーバーラツプするデータ書き込みの順序を復帰するの際に当然重 要となる。マイクロプロセッサ５２がシーケンス番号を２＊３２−１から０ヘラ ツブすることが稀に生じたときに、マイクロプロセッサ５２は、全ての有効なｎ ｖｂｕｆ制御構造体に存在するシリアル番号を調整し、シーケンス番号が少なき 込みデータを最終的に受け取るべき論理的ディスクセクタの隣接シーケンスとを 直接ｍ１１する。実際に、ディスク番号は、ディスク４０へ最終的にキャッシュ データを転送するのに使用されるＤＭＡチャンネル及びデータチャンネルインタ ーフェイスユニット８６を識別する。変数５ｔａｔｅは、対応するキャッシュペ ージが有効なデータを含むか又は再使用のために空いているかを本質的にｍｌす るフラグ値である。最終的に、変数ｃｈｅｃｋ　ｓｕｍは、ｎｖｂｕｆ制御構造 体の特定の対応するインスタンス内のデータに対応する従来計算されているチェ ック相位を保持するのに使用される。このチェック相位は、特に、特定のｎｖｂ ｕｆ制御構造体が監視されている間にシステム欠陥がある場合に、ｎｖｂｕｆ制 御構造体のデータ完全性を保護するのに使用される。この場合に、欠陥チェック 和比較によって示されるように変更が失敗に終わったｎｖｂｕｆ制御構造体に関 連した書き込みデータのみが崩壊したと考えられる。従って、特定のキャッシュ ページに対し書き込みデータ完全性のロスが最小にされる。当然、ｎｖｃｎ　ｔ 　１制御構造体１２１に対する記憶されたチャック和と再計算されたチャック和 の値の比較が欠陥となったとすれば、全書き込みキャッシュの完全性に挑戦され る。

本発明の好ましい実施例では、この挑戦は、ＮＶＲＡＭユニット６０及び不揮発 性キャッシュメモリ７６を単にパージしそして完全に再初期化することにより、 解決される。

記憶プロセッサ５０は、不揮発性キャッシュメモリ７６を５つの状態：非初期化 、オフ、ダーティ、オン、及び不良チェック和、の１つに維持する。パワーアッ プ時における不揮発性キャッシュメモリ７６のデフオールド状態は、非初期化で ある。従って、その後の一連のメツセージがマイクロプロセッサ５２によって受 け取られ（ＮＶＲＡＭを初期化しそしてＮＶＲＡＭをイネーブルする）、不揮発 性キャッシュメモリ７６をオン状態に入れるようマイクロプロセッサ５２に指令 するまで、データ書き込みのキャッシュ処理は行われない。

不揮発性キャッシュメモリ７６をマネージするためにマイクロプロセッサ５２に よって受け取ることのできるキャッシュ制御メツセージは、不揮発性キャッシュ メモリ７６を制御するためにシステム管理部のユーザインターフェイスにおいて 発行可能なコマンドを並列化する。管理メツセージは、ＩｎｉｔｉａｌｉｚｅＮ ＶＲＡＭ、Ｅｎａｂｌｅ　ＮＶＲＡＭ５Ｄｉ　５ａｂｌｅ　ＮＶＲＡＭ、Ｐｕｒ ｇｅ　Ｄａｔａ及びＦｌｕｓｈ　Ｄａｔａである。Ｉｎ１ｔｉａｌｉｚｅ　ＮＶ ＲＡＭメツセージは、通常、ｒｃ、ｂｏｏｔの実行から続く自動システム構成動 作中に発行される。バッファ８２を経てＩｎ１Ｎａｌｉｚｅ　ＮＶＲＡＭメツセ ージを受け取ると、マイクロプロセッサ５２は、ｎＶｃｎｔｌ制御構造体１２１ における変数ｍａｇｉｃの値を検査する。この値が所定のｍａｇｉｃ値にセット されない場合には、ｎｖｃｎｔ　ｌ及びｎｖｂｕｆ制御構造体１２１．１２２が 再初期化されるか又は初めて初期化され、ログメツセージがシステムコンソール へと発行さね、そして不揮発性キャッシュメモリ７６の状態がオフにセットされ る。ｍａｇｉｃ値が適切である場合には、ｎｖｃｎｔｌ制御チェック和が照合さ れる。この照合が失敗した場合には、制御構造体１２１．１２２及び有効キャッ シュページの全てが崩壊である考えられる。それ故、不揮発性キャッシュメモリ ７６の状態は不良チェック和にセットされる。不揮発性キャッシュメモリ７６の 状態をオフに変えるには制御構造体のパージが必要とされる。しかしながら、チ ェック和が正しいと照合された場合には、ｎｖｂｕｆ制御構造体の各々が走査さ ね、キャッシュページに未書き込みのキャッシュデータが存在するかどうかの判 断がなされる。ｎｖｂｕｆ制御構造体が有効とマークされたが、対応するチェッ ク和照合で失敗した場合には、不揮発性メモリの完全性に欠陥があるとみなされ 、不揮発性キャッシュメモリ７６は、不良チェック和状態に入れられる。しかし ながら、各々の有効なそしてチェック和照合されたｎｖｂｕｆ制御構造体に対し 、マイクロプロセッサ５２は、ｎｖｃｎｔｔ制御構造体１２１内のディスクシリ アル番号をディスクから読み取られた実際のディスクドライブのシリアル番号で 照合する。適切な一致が見つかりそして有効なキャッシュページが存在する場合 には、マイクロプロセッサ５２は、キャッシュページデータを対応するディスク ドライブへ書き込みし始める。ディスクシリアル番号の照合又はキャッシュペー ジ書き込みの試みが失敗に終わった場合には、不揮発性キャッシュメモリ７６は ダーティ状態にセットされる。ディスクシリアル番号の照合は失敗したが、有効 なキャッシュページは存在しない場合には、ｎｖｃｎｔ１制御構造体のシリアル 番号が更新される（自動再構成）。キャッシュページ書き込みの試みの失敗がシ ステム管理部により典型的に不良セクタのマツピングを通じて修正可能である場 合は、システム管理部のユーザレベルフラッシュコマンド及びその後のＦｌｕｓ ｈ　Ｄａｔａメツセージに応答して開始されるその後の書き込み動作は正しく完 了することができる。全ての有効キャッシュページがディスクに首尾良く書き込 まれると、不揮発性キャッシュメモリ７６は、オフ状態に入れられる。最終的に 、不揮発性キャッシュメモリの状態は、Ｉｎ１ｔｉａｌｉｚｅ　ＮＶＲＡＭメツ セージに応答して復帰される。

Ｅｎａｂｌｅ　ＮＶＲＡＭメツセージは、不揮発性キャッシュメモリの書き込み キャッシュファンクションをイネーブルしそして状態をオンにセットするように マイクロプロセッサ５２に指令する。このメツセージは、不揮発性キャッシュメ モリ７６の現在状態がオフであるときだけ受け入れられる。

Ｄｉｓａｂｌｅ　ＮＶＲＡＭメツセージは、不揮発性キャッシュメモリの書き込 みキャッシュファンクションをディスエイプルするようにマイクロプロセッサ５ ２に指令する。まず、未書き込みの全てのキャッシュページがディスク４０ヘフ ラツシユされる。フラッシュキャッシュ書き込みが完全に首尾良くいったかどう かに基づいて、不揮発性キャッシュメモリの状態は、オフ（首尾良くいった）又 はダーティ（フラッシュ書き込みが失敗した）にセットされる。この場合も、メ ツセージの完了状態がＤｉｓａｂｌｅ　ＮＶＲＡＭメツセージに対するメツセー ジ応答において返送される。

Ｐｕｒｇｅ　Ｄａｔａメツセージは、未書き込みの全てのキャッシュページを不 揮発性キャッシュメモリ７６からパージしそして不揮発性制御構造体１２１゜１ ２２及びキャッシュページの全てを再初期化するようにマイクロプロセッサに指 令する。次いで、不揮発性キャッシュメモリ７６の状態は、オフにセットされる 。

更に、Ｆｌｕｓｈ　Ｄａｔａメツセージは、不揮発性キャッシュメモリ７６から ディスク４０へのキャッシュデータの書き込みを強制的に行う。このコマンドは 、不揮発性キャッシュメモリの状態がダーティであるか又はオンであるときに受 け入れられる。従って、フラッシュデータメツセージは、典型的に、不良セクタ のようなディスク媒体エラーが再マツプされた後に未書き込みのキャッシュデー タをフラッシュするのに用いられる。フラッシュキャッシュ書き込みが首尾良く いったときには、状態がオフに変更される。さもなくば、状態はダーティにセッ トされたままとなる。

実際のデータ転送を指令するために３つの付加的なメツセージが記憶プロセッサ ５０に送られる。これらのメツセージは、Ｗｒｉｔｅ　Ｄａｔａメツセージ、Ｎ Ｖ　Ｗｒｉｔｅ　Ｄａｔａメツセージ及びＲｅａｄ　Ｄａｔａメツセージを含む 。Ｗｒｉｔｅ　Ｄａｔａメツセージは、ＶＭＥインターフェイスユニット６２か ら直接ディスク４０へ転送されるべきデータの非キャッシュ処理書き込みを要求 する。このメツセージは、全てのメツセージと同様に、バッファ８２へ実際に転 送され、マイクロプロセッサ５２によって処理される。次いで、アクティブな待 ち行列１０４において対応するエントリがなされ、この一連の段階がライン１０ ８によって論理的に示されている。本発明の好ましい実施例では、アクティブな 待ち行列１０４は、まずＤＭＡチャンネルによりそしてセクタにより分類される エレベータ待ち行列として動作する。即ち、アクティブな待ち行列１０４への非 キャッシュ処理書き込み要求の挿入は、まず、ｄｉｓｋ　ｎｕｍｂｅｒに基づき 、次いで、ディスクドライブに使用される並列な５Ｃ８Ｉチヤンネルの番号によ り必要に応じて並び替え、そしてセクタに基づいて、順序を維持するよう実行さ れる。従って、アクティブな待ち行列１０４は、単−又は多数の先入れ先出し待 ち行列ではなくて、多数のエレベータ待ち行列として効果的に動作し、これらエ レベータ待ち行列の各々は、対応するＤＭＡチャンネルのデータ転送要求を待ち 行列処理する。

アクティブな待ち行列１０４の各エントリは、それに対応するＤＭＡチャンネル 制御構造体を構成するに充分な情報を含み、この制御構造体は、ライン１１２に よって一般的に指示されたように、マイクロプロセッサ５２によりＤＭＡチャン ネルバッファ１１０へ転送することができる。

アクティブな待ち行列１０４に存在する非キャッシュ処理書き込み動作に対応す るＤＭＡ転送終了割り込みを受け取ると、マイクロプロセッサ５２は、確認応答 メツセージの返送を開始し、非キャッシュ処理書き込みエントリをアクティブな 待ち行列１０４から削除し、そして最終的にＤＭＡチャンネルバッファ１１０へ の空きＤＭＡチャンネルに対し次に続くアクティブな待ち行列要求を促す。

Ｒｅａｄ　Ｄａｔａメツセージは、非キャッシュ処理のＷｒｉｔｅ　Ｄａｔａメ ツセージと実質的に同様に処理される。Ｒｅａｄ　Ｄａｔａメツセージは、ライ ン１０６で一般的に示されたように、アクティブな待ち行列１０４の適当なエレ ベータ待ち行列にエントリが形成されるようにする。最終的に、読み取りデータ は、ＤＭＡプロセッサ１１４の動作によって得られると同時に、ＶＭＥインター フェイスユニット６２を経てメインメモリ３４に記憶される。次いで、Ｒｅａｄ 　Ｄａｔａメツセージに対する応答がマイクロプロセッサ５２によって発行され る。次いで、この読み取りデータメツセージに対応するアクティブな待ち行列の エントリが削除される。

最終的に、ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージは、マイクロプロセッサ５２ により、不揮発性キャッシュメモリ７６へのデータ書き込み動作を実行するため のディレクティブとして処理される。ＮＶ書き込みメツセージに対応するエント リは、ライン１２０で一般的に示されたように、遅延書き込み待ち行列１２３へ となされる。不揮発性キャッシュメモリ７６におけるキャッシュページが直ちに 使用できるかどうかに基づき、エントリは、キャッシュ書き込みライン１２４に より一般的に示されたようにＤＭＡ待機待ち行列１２６へとなされる（キャッシ ュページが使用できる）か、又はライン１２８により一般的に示されたようにバ ッファ待機待ち行列１３０へとなされる（全てのキャッシュページが現在使用中 である）。

遅延書き込み待ち行列１２３におけるエントリは、非キャッシュ処理書き込みエ ントリと実質的に等価である。キャッシュ書き込みに対するＤＭＡ待機待ち行列 １２６のエントリは、ＤＭＡチャンネルバッファ１１０に対してＤＭＡチャンネ ル制御構造体を構成するに充分な情報を含んでいる。マイクロプロセッサ５２は 、ＤＭＡ待機待ち行列１２６を先入れ先出し待ち行列として動作し、ＤＭＡチャ ンネルバッファ１１０へ促進するためのエントリを選択する。ＶＭＥインターフ ェイスユニット６２から不揮発性キャッシュメモリ７６へのＤＭＡ転送の完了時 に、ＤＭＡ待機待ち行列１２６のエントリが削除され、遅延書き込み待ち行列１ ２３及びｎｖｂｕｆ制御構造体１２２の対応するエントリは、書き込みデータを 保持するキャッシュページの識別及び有効性を反映するように更新される。次い で、確認応答メツセージを発行することができる。

一般に、アクティブな待ち行列１０４が空であるときには、マイクロプロセッサ ５２は、遅延書き込み待ち行列１２３を検査して、アクティブな待ち行列１０４ へ促進するためのエントリを選択する。一般に、不揮発性キャッシュメモリ７６ からディスク４０へ行うことのできる最大の単一データ転送を定めるエントリは 、アクティブな待ち行列１０４へ促進されるものとして選択される。このデータ がディスクへ首尾良く転送されると、それに対応するキャッシュページがマイク ロプロセッサ５２により空きとしてマークされる。次いで、バッファ待機待ち行 列１３０が検査され、最も古い待ち行列エントリがもしあれば、ＤＭＡ待機待ち 行列１２６へ促進される。バッファ待機待ち行列１３０の対応エントリは削除さ れるが、ＤＭＡ待機待ち行列１２６の新たになされたエントリは、上記のように ＤＭＡ待機待ち行列１２６へ直接与えられるかのように処理される。

最終的に、多数のメツセージをマイクロプロセッサ５２へ供給して、不揮発性キ ャッシュメモリ７６の状態、条件及び性能に関する情報を得ることができる。

第１のメツセージ、Ｒｅａｄ　Ｄｉｒｔｙ　Ｌｉ５ｔ又は５ｔａｔｅメツセージ は、不揮発性キャッシュメモリ７６の現在状態を与えるか又は各ダーティキャッ シュページのセクタ、セクタカウント、ディスク番号及び状態を含むダーティキ ャッシュページのリストを与える応答メツセージをマイクロプロセッサ５２から 得る。状態又はダーティページリスト応答の選択は、マイクロプロセッサ５２へ 送られるＲｅａｄ　Ｄｉｒｔｙ　Ｌｉ５ｔ又は５ｔａｔｅメツセージに与えられ るフラグバイトによって確立される。

好ましくはホストプロセッサ３２により周期的なベースで実行される状態モニタ デーモン（ｓｔａｔｄ）によって発行されるＮＶＲＡＭ　５ｔａｔｕｓメツセー ジは、使用されるキャッシュページの数、キャッシュを待機するメツセージの数 及びＤＭＡハードウェアを待機するメツセージの数を指定する応答メツセージを 準備するようにマイクロプロセッサ５２に指令する。又、遅延書き込み待ち行列 １２３を通してマネージされる書き込みデータに対する平均待機時間、並びに不 揮発性キャッシュメモリの書き込み、合体した書き込み、不揮発性キャッシュメ モリ７６を経て取り扱われる正確及び不正確なオーバーラツプ書き込みの合計数 も返送される。

読み取り及び書き込みデータメツセージ並びに記憶プロセッサ５０を通るデータ 転送の全てをマネージする際にはマイクロプロセッサ５２によって多数の書き込 みキャッシュ保護及び性能最適化が実行される。次々の読み取り及び書き込み動 作の順序を維持しなければならないので、全てのキャッシュ書き込みメツセージ には受け取った順序でマイクロプロセッサ５２によりシーケンス番号が指定さＬ そして読み取り及び非キャッシュ処理書き込みメツセージの順序が受信時にチェ ックされマネージされる。

ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージの場合には、マイクロプロセッサ５２は 、メツセージを受け取るや否や、キャッシュページへの実際の書き込みデータ転 送のタイミングに係わりなくメツセージを遅延書き込み待ち行列１２３に入力す る。これは、マイクロプロセッサ５２がそれに続く読み取り及び書き込みメツセ ージをオーバーラツプするセクタアドレスで直ちに走査しそして識別できるよう にする。ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージによって定められたデータが不 揮発性キャッシュメモリ７６におけるキャッシュページに転送されるや否や、マ イクロプロセッサ５２によって確認応答メツセージが発行される。従って、オー バーラツプした又は前の隣接したデータがディスク４ｏへと書き出されてしまう 前に、別のオーバーラツプ又は隣接する書き込みデータブロックが受け取られて 、不揮発性キャッシュメモリ７６へ転送されそして確認されるおそれが高くなる 。従って、これらの２つ以上のオーバーラツプ又は隣接するデータブロックを合 体することによってその後のディスク書き込み動作を最適化する機会が得られる 。Ｒｅａｄ　Ｄａｔａメツセージの場合には、マイクロプロセッサ５２が遅延書 き込み待ち行列１２３を受信時に直ちに走査し、存在するオーバーラツプするＮ Ｖ　Ｗｒｉｔｅ　Ｄａｔａメツセージがデータを待機するものであるか或いは不 揮発性キャッシュメモリ７６に完全に存在するデータを有するものであるがを判 断する。本発明によれば、その後のＲｅａｄ　Ｄａｔａメツセージによってオー バーラツプされたＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージは、アクティブな待ち 行列１０４へ直ちに促される。Ｒｅａｄ　Ｄａｔａメツセージもアクティブな待 ち行列１０４へ挿入されるが、その促されたＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセ ージの後方であり、それに続いて実行される。この書き込み及び読み取りシーケ ンスの順序シーケンスがこのように注意を払われない場合には、読み取り動作は 適切に完了するが、不適切なデータを返送する。

ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージは、本発明の好ましい実施例では、ＮＦ Ｓデータ書き込み要求のデフオールドサイズ及び特性である８にページ境界に整 列された単一の８にバイトデータ転送に制限される。これらの基準に合致しな１ ｒｌＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージは、本発明の好ましい実施例では、 非キャッシュ処理のＷｒｉｔｅ　Ｄａｔａメツセージとして処理される。これら の制約は、不揮発性キャッシュメモリ７６内のキャッシュページの配置を制御す るだめの動的な記憶割り当てアルゴリズムを使用することにより軽減できるが、 このような付加的な複雑さは、ＮＦＳサーバの使用が主たる動作である場合は一 般的に必要でないと分かっている。

上記基準に合致するＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージについては、不揮発 性キャッシュメモリ７６にキャッシュページが割り当てられる。キャッシュペー ジを割り当てられない場合には、メツセージはバッファ待機待ち行列１３０に効 果的に挿入される。マイクロプロセッサ５２がキャッシュページを解放するたび に、バッファ待機待ち行列１３０が走査される。ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメ ツセージを最初に受け取った際に又はキャッシュページが解放された後にキャッ シュページが使用できるようになると、ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージ は、ＤＭＡ待機待ち行列１２Ｂに挿入される。さもなくば、ＤＭＡ待機待ち行列 １２６が空である場合には、ＮＶキャッシュメモリ書き込みを制御するためのＤ ＭＡチャンネルを直ちに使用することができる。次いで、不揮発性キャッシュメ モリ書き込みに対するＤＭＡチャンネルバッファ制御構造体にＤＭＡ制御構造体 が形成される。ＤＭＡ待機待ち行列は、ＤＭＡプロセッサ１１４が不揮発性キャ ッシュメモリのＤＭＡチャンネルに対応するＤＭＡ転送終了割り込みを発行する たびにマイクロプロセッサ５２によって再評価される。

ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージに対する全てのデータがキャッシュペー ジへ転送されてしまうと、ｎｖｂｕ　ｆ制御構造体の対応するインスタンスが、 その対応するキャッシュページに対して更新される。次いで、マイクロプロセッ サ５２により確認応答メツセージが発行される。これは、書き込みデータカ坏揮 発性キャッシュメモリ内に適切に且つ完全に記憶され、従って、ディスク４ｏへ 更に転送される前にシステム遮断した場合に保護されるよう確保する。

本発明によれば、各メツセージに対応するデータがキャッシュページへ完全にフ ェッチされたかどうかを表すために遅延書き込み待ち行列１２３の各エントリに フラグが組み合わされる。このフラグは、同期書き込みを正しく取り扱うべきで ある場合に対応する書き込み確認応答メツセージがマイクロプロセッサ５２によ って発生される前に更新されねばならない。即ち、ＤＭＡ待機待ち行列１２６の 待ち行列最上部に保留となっているデータ転送要求の完了に関連してフラグが更 新される。この完了は、不揮発性キャッシュメモリのＤＭＡチャンネルに対応す るＤＭＡ転送終了割り込みの発生によって表される。ＮＶ　Ｗｒｉｔｅ　Ｄａｔ ａメツセージに対応するＤＭＡ待機待ち行列１２６のエントリは、ｎｖｂｕｆ制 御構造体１２２の更新の後であって且つマイクロプロセッサ５２によるキャッシ ュ書き込み確認応答メツセージの発生の前に削除される。特に、確認応答メツセ ージは、非トリビアル応答を送るべきである場合の全ての応答メツセージと同様 に、まずバッファ８２に形成される。次いで、マイクロプロセッサ５２は、ＤＭ Ａバッファ８２からＶＭＥインターフェイスユニット６２のＤＭＡ転送チャンネ ルに対しＤＭＡチャンネルバッファ１１０にＤＭＡチャンネル制御構造体を構成 する。トリビアル応答の場合は、コマンドレジスタ７０を経て発信側プロセッサ のコマンドＦＩＦＯにヌル応答メツセージ記述子が書き込まれる。両方の場合に 、マイクロプロセッサ５２は、次いで、遅延書き込み待ち行列１２３のエントリ を処理するように自由に復帰する。

連続するデータブロック書き込みは、多数のキャッシュページに及ぶ単一のディ スク要求によって応対されるように合体される。繰り返しのデータブロックが識 別されそして初期のシーケンス番号が付けられたインスタンスが削除される。

即ち、遅延書き込み待ち行列１２３がサーチされて、オーバーラツプする書き込 み要求があるかどうか最初に決定される。オーバーラツプする書き込みが見つか った場合には、オーバーラツプが正確又は不正確と決定される。正確なオーバー ラツプとは、２つの書き込みデータ要求が厳密に同じディスクの同じセクタを参 照（アドレス）することを意味する。このような場合には、最初の書き込み要求 が単に破棄され、そしてそれに対応するキャッシュページが解放される。それに 続くデータ書き込みを最終的にディスクへと行えるよう確保するために、その手 前のデータ書き込みキャッシュページは、その後続するデータ書き込みブロック がフェッチ完了するまで解放されず、そしてデータチャンネルインターフェイス ユニット８６への以前のデータブロックの転送がまだスタートされていない場合 だけ別のキャッシュページに存在する。

不正確なオーバーラツプとは、２つの書き込みがそれらのアドレスされたセクタ の一部分だけオーバーラツプすることを意味する。本発明の好ましい実施例では 、第１の書き込みが遅延書き込み待ち行列１２３からアクティブな待ち行列１０ ４へと直ちに促される。この即時の移動は、第１の書き込みが、その後続するオ ーバーラツプ書き込みがディスクへ転送される前にディスクへのデータ転送を生 じるよう確保する。少なくとも第１の不正確な書き込みをディスクへ書き込む前 にシステムが再スタートした場合には、ｎｖｂｕｆ制御構造体１２２において識 別されるキャッシュページが２つになる。システム再スタートの結果として、ア クティブな待ち行列及び遅延待ち行列１０４．１２３の両方が失われる。しかし ながら、ｎｖｂｕｆ制御構造体の各々に存在するシーケンス番号変数は、マイク ロプロセッサ５２により、遅延書き込み待ち行列１２３の再構成と、２つのオー バーラツプするキャッシュページのうちの手前のページのａ３１Ｊとに使用する ことができる。２つのオーバーラツプするキャッシュページのうちの手前のペー ジに対応するエントリは、アクティブな待ち行列１０４において直接再構成でき るが、その後続キャッシュページに対するメツセージエントリは遅延書き込み待 ち行列１２３に人力される。

２つのメツセージエントリが、同じディスク及びオーバーラツプセクタアドレス でアクティブな待ち行列１０４に存在するときには、それらが先入れ先出しの順 序で応対される。従って、２つのメツセージは、それらの適切な順序で応対され 、これにより、ディスクデータの完全性を保持する。

アクティブな待ち行列１０４が空であることをマイクロプロセッサ５２が検出す ると、遅延書き込み待ち行列１２３がサーチされて、最大数のセクタに対する書 き込みデータ転送を定めるＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージが見つけられ る。このアルゴリズムは、合体した書き込みに対して最も高い優先順位を与えそ して最大数のキャッシュページをできるだけ速やかに解放する。又、このアルゴ リズムは、特にＵＮＩＸファイルシステムでは、データブロックの書き込みが典 型的に逐次であるが、イノード及び間接的ブロックの書き込みが典型的に繰り返 し性であることを確認する。連続セクタの大きなブロックを表す逐次の合体した 書き込みは、高い優先順位でディスクへ書き出される。これとは逆に、小さなセ クタ書き込みブロックは、イノード及び間接的ブロック書き込みの実質的に高い 割合を有し、それ故、繰り返し書き込みのために高い破棄率を受けることになる 。更に、これもＵＮＩＸファイルシステムで典型的であるが、データ書き込みが 通常集群化し、従って、アクティブな待ち行列１０４が長い時間中にわたって空 でない状態に保たれる場合にデータが合体するおそれが高（なる。従って、本発 明の遅延書き込み制御アルゴリズムは、はぼ全てのロード状態のもとて最適化状 態を保とうとする。

考慮しなければならない別の環境は、ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージが アクティブな待ち行列１０４へ促進されて、キャッシュページへのデータフェッ チの完了の前にＤＭＡプロセッサ１１４によって処理される準備ができる場合で ある。この例においては、マイクロプロセッサ５２は、データフェッチが完了す るまで、対応する５Ｃ３Ｉデータチヤンネルインターフエイスユニツト８６をイ ネーブルする状態を保つ。即ち、５Ｃ５Ｉデータ転送は、この５Ｃ８Ｉチヤンネ ルに対応するＤＭＡ転送終了割り込みの受け取りに応答してマイクロプロセッサ ５２によって開始される。

処理しなければならない別の環境は、鏡像関係の書き込みデータディスクドライ ブの使用を伴うものである。本発明の好ましい実施例によれば、鏡像書き込みは 、ＵＰＳ及び装置ドライバの動作を介して、２つの並列なディスク書き込みメツ セージを発生する。それ故、２つの個別のキャッシュページが割り当てられ、別 々にフェッチされる。遅延書き込み待ち行列１２３における多数の不揮発性書き 込みメツセージの存在をマネージするのに必要な更に別の処理は、２つのディス ク書き込みが鏡像ドライブへ向けられることとは独立している。従って、このよ うなキャッシュページをマネージするのに特殊な命令は必要とされない。という のは、各キャッシュページが各ディスクに書き込まれるからである。

ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージを伴う最終的な環境は、ディスク又は媒 体の欠陥があって、ＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージが遅延書き込み待ち 行列１２３又はアクティブな待ち行列１０４に保持されることになりそしてそれ に対応するキャッシュページが不揮発性キャッシュメモリ７６に持続されている 場合に生じる。ディスクへのキャッシュベージデータ書き込みが欠陥となるので 、キャッシュページは解放されず、データが保存される。しかしながら、それに 対応するｎｖｂｕｆ制御構造体１２２は、ダーティとマークされ、その後のキャ ブシュファンクシコンは、マイクロプロセッサ５２によってディスエイプルされ る。好ましくは、エラーログメツセージがマイクロプロセッサ５２により最終的 にシステムコンソールへと発生さね、システム管理部に知らせる。これは、ディ スクハードウェア又は媒体の欠陥の固定を試みるように手動で介在できるように する。欠陥を固定できる場合には、システム管理部によりマイクロプロセッサ５ ２にフラッシュメツセージを向けることができ、キャッシュベージデータをディ スクへ潜在的に適切に書き込めると共に状態をダーティからオフへリセットでき るようにする。次いで、システム管理部は、ＮＶ書き込みメツセージを回収する ためにＮＶＲＡＭイネーブル信号を発生することができる。

更に別の複雑さは、ＮＶ書き込み及びオーバーラツプ読み取りがアクティブな待 ち行列１０４へ適切に移動されたが、書き込みデータ転送に欠陥が生じた場合に ある。ｎｖｂｕｆ制御構造体１２２における対応エントリは、前記のように、ダ ーティとマークされる。本発明の好ましい実施例によれば、オーバーラツプ読み 取り要求は、マイクロプロセッサ５２によって返送された媒体エラ一応答メツセ ージを有し、ダーティなＮＶ　Ｗｒｉｔｅ　Ｄａｔａメツセージが遅延書き込み 待ち行列１２３へ戻される。従って、同じディスク及びＤＭＡチャンネルへのそ の後の要求は、アクティブな待ち行列１０４を通して処理されるが、ダーティな ＮＶ　Ｗｒｉｔｅ　Ｄａｔａ要求は、その後の読み取り及び書き込みと比較する ために遅延書き込み待ち行列１２３に維持される。遅延書き込み待ち行列１２３ に既に存在するダーティなＮＶ　Ｗｒｉｔｅ　Ｄａｔａ要求にオーバーラツプす るその後の書き込み要求は、ダーティな書き込みの発生時にキャッシュ処理機能 がディスエイプルされているので、不揮発性キャッシュメモリ７６を通して処理 されない。むしろ、この要求は、ディスクへの書き込みを試みるようにアクティ ブな待ち行列１０４を通して処理することができる。この後続要求が首尾良くい くかどうかに係わりなく、遅延書き込み待ち行列１２３におけるダーティな書き 込み要求は、不要物として直ちに除去される。欠陥があった場合には、媒体エラ 一応答メツセージがマイクロプロセッサ５２によって返送され、その後の要求が 削除される。ダーティなＮＶ書き込みに続いてオーバーラツプする読み取りがあ る場合には、媒体エラ一応答メツセージがマイクロプロセッサ５２によって直ち に返送される。従って、遅延書き込み待ち行列１２３は、媒体又はＩ＼−ドウエ アエラーが存在する中でデータの完全性をマネージしそして維持するのに使用し 続けられる。即ち、ダーティなＮＶ書き込みブロックにオーバーラツプするその 後の読み取り及び書き込みは、遅延書き込み待ち行列ｌ会３のサーチによりマイ クロプロセッサ５２によってａ３＋１され、システム管理部の指示のもとてその 後のオーバーラツプする書き込み又は不揮発性キャッシュメモリ７６のパージに よって無効化されない限り及び無効化されるまでキャッシュ処理データを維持す るように適当な処置がとられる。

以上、包含的に高い性能の書き込みキャッシュアクセラレータシステムを説明し た。このシステムは、広範囲に変化するデータ転送負荷のもとて効率的な設計及 び最適な性能を維持しつつも、実質的に高い潜在的な複雑さを生じる高性能デー タチャンネルのアレーに対して書き込みキャッシュ処理を与える能力を提供する 。

以上の教示に鑑み、当然ながら、本発明の多数の修正及び変更が考えられるので 、本発明は、添付の請求の範囲内で、上記とは異なる仕方で実施できることを理 解されたい。

（従来例） ＦＩＧ、−２ ＋■ ＦＩＧ、−３ｃ

Claims (3)

【特許請求の範囲】
1. １．データ転送するためにホストコンピュータシステムに接続されたデータ記憶 システムにおいて、 ａ）複数のデータ記憶装置と、 ｂ）複数のデータ転送チャンネルとを備え、各々の上記データ記憶チャンネルは 、上記データ記憶装置の各１つに接続されへ各々のデータ転送チャンネルは、デ ータバッファと、該データバッファと上記データ記憶装置の上記各１つとの間の データの転送を自律的に制御する手段とを含んでおり、更に、ｃ）データを不揮 発性ランダムアクセス記憶するメモリ手段と、ｄ）データを転送するためのイン ターフェイス手段と、ｅ）上記データ転送チャンネルと、上記メモリ手段と、上 記インターフェイス手段との間に選択的なデータ転送結合を与えるデータ手段と 、ｆ）上記データ手段に接続されて、上記データ転送チャンネルと、上記メモリ 手段と、上記インターフェイス手段との間のデータの転送を指令する制御手段と を備え、上記制御手段は、この制御手段に応答する直接メモリアクセス制御手段 であって、上記インターフェイス手段と上記データバッファとの間、上記インタ ーフェイス手段と上記メモリ手段との間、及び上記メモリ手段と上記データバッ ファとの間でデータをバースト転送するための直接メモリアクセス制御手段を含 むことを特徴とするデータ記憶システム。
2. ２．上記メモリ手段は、上記データ記憶装置の各１つによって記憶するように向 けられるデータのキャッシュページを記憶し、上記データ記憶システムは、更に 、データの各キャッシュページの状態及び行き先を定める制御データを不揮発性 ランダムアクセス記憶するための制御メモリ手段を備えている請求項１に記載の データ記憶システム。
3. ３．データのキャッシュページの状態は空き及び使用中を含み、上記制御手段は 、データの転送を上記インターフェイスから所定の第１のキャッシュページへ選 択的に向け、そして上記制御手段は、所定の第２のキャッシュページの状態を定 める制御データを変更する請求項２に記載のデータ記憶システム。