JPH07105126A - インターフェース・システムおよび方法 - Google Patents

Abstract

(57)【要約】 【目的】 高速の中央演算処理装置から比較的低速の多
数の入出力アダプタ装置へのプログラム入出力記憶命令
の発行を非同期で管理するためのシステムおよび方法。 【構成】 中央演算処理装置と入出力アダプタ装置との
間のインターフェースは、プログラム入出力記憶待ち行
列と、状態機械と、入出力制御装置の並行処理能力にそ
のカウントが関係するトークン・プールとを含む。イン
ターフェース待ち行列が、エラー回復を管理するため、
アダプタ装置の宛先とユーザ・アプリケーション・プロ
グラムとによってプログラム入出力記憶命令を一意的に
識別する情報を含む。そのように実施することが好まし
いが、このインターフェース・システムおよび方法はま
た、プログラム入出力ロード命令などの同期的実行を必
要とするプログラム入出力命令を明確に管理する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に高速コンピュー
タにおいて処理される命令の管理を対象とする。より詳
細には、本発明は、入出力空間に書き込まれる命令の非
同期管理のために、高速プロセッサと１つまたは複数の
入出力バス制御装置のインターフェースを取るために用
いられるシステムおよび方法に関する。

【０００２】

【従来の技術】クロック速度および１クロック周期あた
り実行される命令数から見たプロセッサ技術の目覚まし
い進歩により、中央演算処理装置による命令実行ではな
く動作によってプログラムの実行速度が制限される、コ
ンピュータ・アーキテクチャ環境が造り出された。特に
重要な１つの領域は、プログラムで定義された入出力命
令のプロセッサ管理に関するものである。プロセッサ同
期プログラム入出力動作によって引き起こされる性能の
低下は、クロック同期入出力動作がほぼ１桁遅い入出力
実行速度で行われるものとして、１００ＭＨｚに近いか
またはそれを上回るクロック速度を有する最新のプロセ
ッサでは特に明白である。この速度の差は、従来の実施
方法では入出力バス制御装置および関連入出力装置がそ
の動作を終了するまで中央演算処理装置が待機すること
が必要である点で、入出力アドレス空間への同期プログ
ラム・ロード／記憶の場合に典型的である。その結果、
プログラム入出力命令は、高速コンピュータにとって非
常に望ましくないことが立証されている。

【０００３】プログラム入出力命令を排除しまたは最小
限に抑えるプロセッサ命令の新しい公式化は可能である
が、同期プログラム入出力動作を支援する既存のソフト
ウェアとの互換性を維持する必要性が圧倒的に存在す
る。したがって、既存のプログラムの多量のライブラリ
を直接実行することができるハードウェア・アーキテク
チャを実現することが重要である。

【０００４】通常、プログラム入出力「ロード」動作の
後に、ロードされたデータを使用するプロセッサ命令が
続く、すなわちプログラム入出力「ロード」命令と後続
の処理命令との間に強い依存性がある場合、プログラム
入出力「ロード」命令の精巧な管理からほとんど利益を
得ることができない。それとは対照的に、本発明は、中
央演算処理装置と入出力システムとの間にインターフェ
ースを使用することによって、入出力空間への入出力
「記憶」動作の管理を改善することに焦点を当てる。

【０００５】プログラム入出力記憶動作を管理するイン
ターフェースは、プロセッサの効率を大幅に改善する可
能性を秘めている。しかしながら、そのインターフェー
スは、既存のソフトウェアで正確に実行することがで
き、プロセッサと非同期的に実行される入出力動作のエ
ラー回復を管理するための機構を提供しなければならな
い。

【０００６】したがって、中央演算処理装置または基本
プロセッサが、入出力アドレス空間に記憶命令を発行す
ることができ、入出力システムの相対速度が低い結果と
して停止に陥らず、しかも完全なソフトウェア互換性を
保ち、エラー回復を管理することができる、システム・
アーキテクチャおよび動作方法の必要性が存在する。

【０００７】

【発明が解決しようとする課題】本発明の目的は、最新
のコンピュータ・システムの高速中央演算処理装置と比
較的低速の入出力システムとの間のインターフェースを
提供することである。プロセッサ同期プログラム入出力
動作を受け入れ、入出力システム内でのプログラム入出
力の実行を非同期的に管理することがその目的である。

【０００８】

【課題を解決するための手段】本発明の非同期動作可能
なプログラム入出力インターフェースは、プログラム入
出力命令を発行する中央演算処理装置が、比較的低速の
入出力システムによって実行されるプログラム入出力命
令の処理とは独立に、連続するプロセッサ命令の実行を
直ちに続行することができる、アーキテクチャおよび動
作方法を提供する。１つの形態において、本発明は、基
本プロセッサの入出力記憶命令の発行に同期して入出力
記憶情報を受け取る手段と、入出力バス制御装置の入出
力記憶命令の実行に同期して入出力記憶情報を送る手段
とを介して基本プロセッサを入出力バス制御装置に接続
するインターフェース・システムを含む。その際に、基
本プロセッサの入出力命令発行速度は、入出力プロセッ
サの入出力命令実行速度と異なる。別の形態において、
本発明は、入出力バス制御装置のプログラム入出力命令
の実行速度が基本プロセッサの実行速度と非同期であ
り、基本プロセッサの入出力記憶命令の発行に同期して
入出力記憶情報を受け取る段階と、入出力バス制御装置
の入出力記憶命令の実行に同期して入出力記憶情報を送
る段階とを含む、基本プロセッサと入出力バス制御装置
との間のインターフェースを操作する方法を対象とす
る。

【０００９】本発明の好ましい実施例は、基本プロセッ
サ間のインターフェースと、一般に少なくとも１個ずつ
の固定小数点装置、浮動小数点装置および分岐処理装置
を含むＣＰＵと、主メモリと複数の入出力バス制御装置
が共用するシステム・バスとからなる。インターフェー
スは、基本プロセッサからシステム・バスに接続された
入出力バス制御装置に発行されるプログラム入出力命令
を管理する。さらに詳細には、本発明は、その好ましい
実施例では、インターフェース内に、状態機械によって
制御されかつ相互接続された、プロセッサ固有のインタ
ーフェース部分およびシステム・バス固有のインターフ
ェース部分を含む。状態機械は、基本プロセッサから受
け取ったプログラム入出力命令を待ち行列に入れ、入出
力バス制御装置の資源に従って確立されたトークン・プ
ールによってシステム・バスを維持しながら、待ち行列
からプログラム入出力命令を非同期に発行する。エラー
回復は、エラー回復を調整するための固有の識別子を、
各プログラム入出力命令と関連付けて、待ち行列内に含
めることによって実行される。そう企図しておくことが
好ましいのだが、通常主メモリまたはキャッシュに送ら
れる、アドレス空間へのプログラム記憶命令以外の基本
プロセッサ動作は、通常の手法で引き続き管理される。
同様の状況が、入出力アドレス空間からロードされるプ
ロセッサ命令にもあてはまる。

【００１０】本発明の上記その他の特徴は、以下に示す
ような詳細な実施例の記述を考慮すればさらによく理解
され評価されよう。

【００１１】

【実施例】これから、個々の図面を参照して特定の実施
例によって説明する。本発明は、基本プロセッサを、入
出力アドレス空間に送られるプログラム入出力命令の実
際の実行に伴う入出力プロセッサ遅延から解放すること
のできる所望の能力を提供する。プログラム入出力記憶
命令をインターフェース・システムが同期的に管理しな
がら、高速の基本プロセッサが新しい命令を実行し続け
る。

【００１２】非同期プログラム入出力（ＡＰＩＯ）記憶
インターフェースを有するシステムが、図１に概略的に
示されている。全体的なアーキテクチャは、ＩＢＭコー
ポレーションから市販されているＲＩＳＣシステム／６
０００ワークステーションのアーキテクチャと類似して
いる。図１は、通常は１個または複数の固定小数点処理
装置、浮動小数点処理装置および分岐処理装置からな
る、基本プロセッサまたは中央演算処理装置（ＣＰＵ）
１を含んでいる。基本プロセッサまたは中央演算処理装
置１には高速キャッシュ・メモリ２が直接接続されてお
り、そこから続いて、低速であるが大きさが拡張された
主メモリ３に接続されている。システム・バス４は、主
メモリ３を多数のバス・ユニット制御装置６と相互接続
する。前述のＲＩＳＣシステム／６０００の状況では、
システム・バス４はシステム入出力（ＳＩＯ）バスに対
応し、バス・ユニット制御装置は機能的に、システムと
マイクロ・チャネル入出力バス７などの多数の入出力バ
スとのインターフェースを取る入出力チャネル制御装置
（ＩＯＣＣ）に対応する。入出力アダプタ装置８は、入
出力バス７に直接接続されており、プロセッサ１から発
行されるプログラム入出力記憶命令を最終的に受け取
る。アダプタ８は中速度の装置でよいが、より一般的に
は、比較的低速の通信装置、またはプロセッサ１よりも
少なくとも１桁低い速度でデータを処理するディスク・
ドライブなどの不揮発性記憶装置である。

【００１３】通常のアーキテクチャは、プロセッサ１と
システム・バス４との間に比較的直接的な結合を提供す
る。入出力に割り当てられたアドレス範囲を対照とする
プログラム記憶動作は、適切なバス制御装置６および入
出力バス７に常駐するアダプタ８が最終的に受け取るよ
うに、システム・バスに経路指定される。入出力記憶動
作は入出力アダプタの速度で達成されるので、比較的高
速のプロセッサは、プログラム入出力記憶動作が全て完
了したことをアダプタが認識するまで停止する。

【００１４】ここで実施される本発明では、プロセッサ
１から発行されるプログラム記憶命令を管理するため
に、プロセッサ１とシステム・バス４との間に非同期プ
ログラム入出力インターフェース機構１１を導入する。
非同期プログラム入出力（ＡＰＩＯ）インターフェース
１１は、プロセッサ同期命令の結合を切り離し、入出力
アドレスによって指定されたアダプタが非同期的に完了
できるようにする。

【００１５】ＡＰＩＯインターフェース１１は、論理装
置を有するプログラム入出力待ち行列、バス・ユニット
制御装置トークン・プールおよび状態機械を含むことが
好ましい。この好ましい実施例を、図２に概略的に示
す。プロセッサ・インターフェース１２およびシステム
・バス・インターフェース１３は、ＡＰＩＯインターフ
ェース１１に入りそこから出るアドレス、データおよび
制御信号を管理するための信号整合経路指定論理装置を
含む。ＡＰＩＯインターフェース内の重要な機能ブロッ
クは、待ち行列および関連論理装置１４、バス・ユニッ
ト制御装置トークン・プール１６、ならびに状態機械１
７である。それぞれの詳細については、以下で個々に説
明する。

【００１６】ＡＰＩＯ待ち行列および論理装置１４は、
プロセッサ１（図１）から発行されたプログラム入出力
記憶命令を受け取って記憶する。待ち行列内の各エント
リは、それと関連したデータを含む１つのプログラム入
出力記憶命令を表す。状態機械１７によって操作される
１組のポインタが、プログラム入出力記憶命令の受取り
と発行を管理する。あるポインタは、プログラム入出力
記憶命令が書き込まれるとき、次の使用可能なエントリ
位置を指定するように進む。他のポインタは、状態機械
からシステム・バスに発行される次の保留エントリを識
別する。初期設定時に、両方のポインタは待ち行列の先
頭に設定される。待ち行列のサイズはシステム設計者の
判断に任され、これにより、プログラム入出力記憶動作
の大きなバーストが予想される場合に大きな待ち行列を
設けることが可能になる。

【００１７】トークン・プール１６は、待ち行列１４か
らプログラム入出力記憶命令が発行されている間にバス
・ユニット制御装置６（図１）へのアクセスをトークン
割当てによって制御する。待ち行列１４内のポインタに
よって識別される命令は、そのバス・ユニット制御装置
に関連するトークンがそのときトークン・プール１６で
使用可能な場合にだけ、バス・ユニット制御装置に発行
される。プール１６内のトークンは、この例では"ｎ"で
示す、バス・ユニット制御装置の数に対応してグループ
化され、各グループ内のトークンの数は、対応するバス
・ユニット制御装置によって同時に管理可能な命令の数
に基づく。たとえば、バス・ユニット制御装置が３個の
プログラム入出力記憶動作を管理できる場合は、そのバ
ス制御ユニットに関連するトークンのグループもまた３
になる。このアーキテクチャによって、プログラム入出
力記憶命令の発行をバス・ユニット制御装置の能力に最
適に適合させることができる。

【００１８】システムの初期設定時に、トークンは、バ
ス・ユニット制御装置の数および資源に基づいてトーク
ン・プール１６内のグループに事前割振りされる。その
後は、バス・ユニット制御装置へのプログラム入出力記
憶命令の発行は、トークン・プール・グループからのト
ークンが使用可能なことを条件として行われる。命令の
完了がバス制御装置の肯定応答によって示されると、ト
ークンはトークン・プール内の対応グループに戻され
る。このアーキテクチャおよび動作方法によると、プロ
グラム入出力記憶命令がバス・ユニット制御装置間に均
等に配布されない状況で、異なるバス・ユニット制御装
置への順序外れのプログラム入出力記憶命令の発行が許
される。当然、発行の順序はトークンの数を制限するこ
とにより制約を受ける。

【００１９】図２のＡＰＩＯインターフェース１１にお
ける最後の機能要素は、状態機械１７である。状態機械
は、待ち行列１４とトークン・プール１６を管理して、
プロセッサおよびシステム・バスへのインターフェース
を制御する。状態機械１７と関連する重要な状態および
関係する移行条件が、図３に概略的に描かれ記述されて
いる。状態０〜８は次の通りである。

【００２０】状態０ − 初期設定 ＊トークン・プールを初期設定する ＊待ち行列ポインタを初期設定する 状態１ − 次の事象を待つ ＊ＣＰＵによってＡＰＩＯが発行される ＊装置（アダプタ）から入出力完了を受ける ＊ＡＰＩＯが待ち行列中で保留中 状態２ − 待ち行列エントリを割り振る 状態３ − ＡＰＩＯコンテキストを待ち行列に記憶す
る 状態４ − 「作動可能」を発行してＣＰＵを開放する 状態５ − 完了したＡＰＩＯの待ち行列エントリを開
放する 状態６ − トークンをプールに戻す 状態７ − トークンを獲得する 状態８ − 装置（アダプタ）にＡＰＩＯを発行する

【００２１】動作の流れは図４に示されている。プロセ
ッサ１（図１）によってプログラム入出力記憶命令が発
行されると、状態機械１７は、待ち行列および論理装置
１４においてポインタによって指定される次に使用可能
な待ち行列位置に内容を記憶し始める。待ち行列が満杯
の場合、プロセッサはエントリ位置が使用可能になるま
で待たされる。待ち行列が満杯になったことはポインタ
位置の重なりによって示され、これにより状態機械が活
動化されてプログラム入出力記憶命令のその後の入力を
禁止する。プログラム入出力記憶命令が受け入れられる
と、状態機械は作動可能信号の活動化によって受入れを
プロセッサに通知し、待ち行列１４内のポインタを使用
可能な次のエントリに進める。作動可能信号により、プ
ロセッサは後続のプログラム命令の実行を再開すること
ができ、同時にＡＰＩＯインターフェース１１がプログ
ラム入出力記憶命令の管理を引き継ぐ。

【００２２】状態機械１７または、待ち行列および論理
装置１４からのプログラム入出力記憶命令の発行を管理
する。状態機械は、トークン・プール１６からのトーク
ンを、待ち行列内の次の連続するプログラム入出力記憶
命令に割り振ることを試みる。プログラム入出力記憶命
令において識別されたバス・ユニット制御装置と関連す
るトークンが使用可能になると、状態機械は待ち行列か
ら命令を発行して、その発行を示すビットを設定し、ポ
インタを次の待ち行列エントリに進める。その後状態機
械は、実行されたプログラム入出力記憶動作の肯定応答
と、命令が実行されたときにアダプタ装置８によって発
行される肯定応答とを待つ。アダプタ装置からそのよう
な肯定応答を受け取ると、状態機械はバス・ユニット制
御装置と関連するトークンをプールに戻す。また、この
肯定応答により、後続の命令のために待ち行列エントリ
が使えるようにするために、肯定応答と関連する待ち行
列エントリを見つけるべく状態機械の探索が開始され
る。エントリの探索は、後でさらに詳しく説明するバス
・ユニット識別と入出力動作タグとからなる固有の識別
子を使用して達成される。肯定応答があるまで待ち行列
１４内にプログラム入出力記憶命令および関連する識別
子を保持しておくことにより、アダプタによるプログラ
ム入出力記憶命令の実行中にエラーが発生した場合に回
復することができる。

【００２３】ＡＰＩＯインターフェース１１の別の態様
は、プロセッサ１とアダプタ８（図１）の間で同期し続
ける命令の管理に関するものである。こうした命令に
は、同期的に実行されるプログラム入出力ロード命令
と、同期実行を必要とする特別なプログラム入出力記憶
命令とが含まれる。後者が管理できると、既存のソフト
ウェアとの互換性が確保される。状態機械がプログラム
入出力ロード命令または特別な同期プログラム入出力記
憶命令を認識すると、ＡＰＩＯインターフェースが対応
するアダプタ装置８から完了の肯定応答を受け取るま
で、プロセッサ１への作動可能信号は非活動化されたま
まになる。このとき、状態機械は作動可能信号をプロセ
ッサ１に送る。命令がプログラム入出力ロード命令であ
る場合は、使用可能になったとき入出力ロード命令が指
定された装置に発行され、プロセッサへの作動可能信号
は、ロードされたデータがＡＰＩＯインターフェースに
よってプロセッサに送られるまで遅延される。

【００２４】特別な同期プログラム入出力記憶動作の管
理は、先に述べたＲＩＳＣシステム／６０００アーキテ
クチャの態様を考慮することにより、具体的に説明する
ことができる。各プログラム入出力命令は、特定バス・
ユニット制御装置アドレス空間へのアクセスを許可する
ビットを含む。そのようなフィールド内の予約ビット
は、元のアーキテクチャの定義によって０になるように
要求されているので、予約ビットを２進数の"１"に変更
することは、非同期動作が可能なプログラム入出力記憶
命令を識別するのに役立つ。ＡＰＩＯインターフェース
１１内の状態機械１７は、プロセッサによってプログラ
ム入出力記憶命令が発行されたとき、このビットを検査
する。ビットが"１"に設定されている場合、状態機械は
非同期的解決のために待ち行列内にプログラム入出力命
令をラッチし、前述の作動可能信号をプロセッサに戻
す。一方、ビット"０"の存在から、プログラム入出力命
令が同期的に管理されることを状態機械が認識する場合
は、状態機械はプロセッサを保留する。このプロセッサ
の保留は、同期プログラム入出力命令を発行する前に、
同じバス・ユニット制御装置に送られる保留中および未
解決の非同期動作可能なプログラム入出力記憶動作がす
べて完了するまで続く。同期命令がバス・ユニット制御
装置に送られる場合に、非同期プログラム入出力記憶命
令が待ち行列内でまだ保留中であることを条件とせず
に、同期プログラム入出力記憶命令または同期プログラ
ム入出力記憶ロード命令を待機中の非同期プログラム入
出力記憶命令の前に移動できることに留意されたい。

【００２５】既存の同期コードのいかなる変更も必要と
せずに、同期および非同期の記憶命令の使用を許し、同
時に入出力アクセスの精度を保証する、本発明のこの好
ましい実施態様では、既存の未割当てのビット・フィー
ルドを使用する。これにより、ビット・フィールド"０"
を有する既存のシステムおよびアプリケーション・ソフ
トウェアはすべて同期的なものとして扱われ、一方、新
しい非同期プログラム入出力記憶命令はすべて、指定フ
ィールド内に"１"が検出されると識別され迅速に処理さ
れる。

【００２６】命令の非同期実行の実施、すなわちプロセ
ッサの実行と順序が異なる入出力命令の実行は、通常の
回復可能エラーがすべて回復できることを保証するため
に構造資源を必要とする。エラー回復処理を促進するた
めに、待ち行列１４内の各エントリはプロセッサが直接
アクセス可能なように構成されている。非同期プログラ
ム入出力記憶動作中にエラーが発生する場合は、影響を
受けるバス・ユニット制御装置６（図１）が、通常の転
記などによって外部割込み通知信号をプロセッサ１に送
る。それに応答して、プロセッサは、エラー状況にあっ
たものとして識別された非同期プログラム入出力記憶命
令の再試行と、エラーが発生したコンテキスト内の装置
またはユーザ・プログラムへのエラーの報告とを一般に
含む、エラー回復処理を開始する。

【００２７】一般的な形態では、エラーを引き起こす非
同期プログラム入出力記憶命令は、バス・ユニット制御
装置のＩＤビットおよび記憶された命令のタグ・ビット
のプロセッサによる探索によって識別される。装置と関
連し、バス・ユニット制御装置とタグ・ビットとの組み
合わせによって一意的に識別される、物理アドレス・フ
ィールドが障害装置を識別する。

【００２８】基本プロセッサ内での命令の実行と非同期
で実行されるプログラム入出力記憶動作のためのエラー
回復管理の鍵は、３つの情報、すなわちエラーを引き起
こした非同期プログラム入出力記憶命令、エラーが発生
したアダプタ装置、および非同期プログラム入出力記憶
命令を発行したユーザ・プログラム・プロセスを決定す
ることである。エラーを報告するためには、エラー位置
を、エラーを引き起こした命令を発行したユーザ・プロ
セスとリンクするのに十分な情報が必要である。非同期
プログラム入出力記憶命令が装置ドライバによって発行
される場合は、そのリンクを提供する直接的なユーザ・
プロセス情報がある。しかしながら、場合によってはカ
ーネル型の装置ドライバが使用されず、リンクはユーザ
・プログラムに直接戻らなければならない。エラー回復
は、両方の状況を処理できなければならない。回復可能
なアダプタ装置入出力エラーが発生する場合は、非同期
のプログラム入出力記憶命令および関連データを再発行
できることが好ましい。回復不能エラーの場合は、エラ
ーおよびエラーが発生したアダプタ装置の両方をシステ
ム・ユーザに通知しなければならない。

【００２９】これらの目的を達成する好ましい実施態様
は、状態機械１７（図２）、待ち行列１４（図２）、主
メモリ３内の専用ブロックを組み合わせて使用するもの
であり、後者は図１における非同期ブロック１８に対応
する。一般に、状態機械はエラー回復を提供するための
動作を実行し、非同期ブロック１８はエラー回復を達成
するための情報を記憶し、待ち行列１４は回復時に再発
行するために命令を保持する。

【００３０】待ち行列１４（図２）内の各エントリは、
図５に概略的に示したフィールドによって定義される情
報からなる。最初のフィールド、ＢＵＩＤは、バス・ユ
ニット制御装置６（図１）を一意的に識別する。バス・
ユニット制御装置に対応する入出力アダプタ装置８を一
意的に識別するタグ・フィールドでは、これらのビット
は各非同期プログラム入出力記憶動作のための一意的識
別子を提供する。図５に示された次のフィールドは、将
来使用するために取っておかれる。後続のフィールド、
ＰとＩは、待ち行列位置に記憶された非同期プログラム
入出力が保留中であるかそれとも使用可能であるか、ま
た待ち行列位置記憶命令がバス・ユニット制御装置に発
行されたかどうかを指定する。また、各エントリは、非
同期プログラム入出力記憶データの大きさを示すカウン
ト、回復可能エラーに遭遇した場合の再試行動作のため
の実際のデータおよびアドレスを有する。図５に示され
る各フィールドの内容をまとめると次の通りである。

【００３１】ＢＵＩＤ：ＢＵＣ（バス・ユニット制御装
置）を一意的に識別する。 ＴＡＧ：ＢＵＣ内の入出力動作を一意的に識別する。こ
のフィールドは任意選択である。現在ＩＯＣＣの実施態
様では、ＢＵＩＤによって入出力動作の宛先またはソー
スを一意的に識別できるので、タグ・フィールドは必要
ない。 Ｐ：Ｐ＝１の場合、ＡＰＩＯＳはＡＰＩＯＳ待ち行列中
で保留されている。Ｐ＝０の場合、エントリは無効であ
り使用可能である。 Ｉ：Ｉ＝１の場合、ＡＰＩＯＳはＢＵＣに発行済みであ
る。Ｉ＝０かつＰ＝１の場合、トークンが関連ＢＵＣト
ークン・プールから獲得できるとき、状態機械はこの入
出力動作を発行する。 カウント：データ域におけるこのＡＰＩＯＳ用のバイト
数。 データ域：ＡＰＩＯＳエントリと関連したデータの記憶
用 入出力アドレス：このアドレスは回復可能エラーが検出
された場合に再試行のために使用される。

【００３２】待ち行列１４は、プロセッサから受け取っ
た非同期プログラム入出力記憶命令の記憶を管理するた
めの、状態機械１７と相互作用する論理装置を有する。
待ち行列でエントリ位置が使用可能なとき、その中に非
同期プログラム入出力命令が記憶される。待ち行列エン
トリから発行された入出力記憶命令が首尾よく完了して
始めて、その位置が、プロセッサによる連続的な書込み
が自由にできるものとマークされる。入出力システムに
おける処理中のエントリに関してハードウェア・エラー
が検出された場合（例えば、バス・パリティの不一致、
アダプタの障害、またはタイムアウト・オーバーランな
ど）は、待ち行列エントリ内にまだ記憶されている情報
を使用して回復シーケンスが開始される。

【００３３】待ち行列１４の大きさは、バス・ユニット
制御装置の数、関連するアダプタ装置の数、プロセッサ
に対するアダプタの相対速度、従来命令の予想デューテ
ィ・サイクルおよびプログラム入出力記憶命令へのその
分配などの要因を考慮に入れて、システム全体の必要性
によって決定される。その目的は基本プロセッサの停止
を最小限に抑えることである。すべての非同期プログラ
ム入出力記憶命令の順序を維持しなければならないの
で、バス・ユニット制御装置に対するアダプタ装置の配
置は妥当な配慮によって行うべきである。この点に関連
して、アダプタ装置は、企図されたアプリケーションに
関して、非同期プログラム入出力記憶命令がほぼ同時実
行できるようにバス・ユニット制御装置間で効率的に分
配されるように、バス・ユニット制御装置間で分配され
るべきである。

【００３４】待ち行列１４内の順序の維持は、２つのポ
インタ、つまり次に発行されるエントリを示す先頭ポイ
ンタと最後に完了したエントリを示す末尾ポインタによ
って行われるので、待ち行列が満杯になると、プロセッ
サから生じる命令がエントリが可能になるまで延期され
ることになる。この理由から、待ち行列のサイズの決定
は重要である。待ち行列内の論理装置は、エントリが使
用可能なときの非同期プログラム入出力記憶命令の受入
れを管理し、エントリにおける前の入出力命令に関連し
た入出力動作が完了したときにそのエントリを解除し、
指定されたアダプタ装置に送られる命令のプロセッサに
よる生成と整合するプログラム入出力記憶命令の発行順
序を維持する。

【００３５】図１におけるメモリ３内の非同期ブロック
１８の目的は、ユーザ・プログラムが装置ドライバを使
用しないときに、非同期プログラム入出力記憶命令を、
プロセッサ１で実行するユーザ・プログラムにリンクさ
せることである。アダプタ装置用の装置ドライバがない
アプリケーション・プログラムでは、ユーザ・プログラ
ムに、非同期プログラム入出力記憶命令の呼出しの際に
プログラム識別子およびアダプタ装置入出力アドレスを
メモリ３の非同期ブロック１８に記憶するルーチンを組
み込む。ユーザ・プログラムがプログラム入出力記憶命
令を完了した後、非同期ブロック・エントリは消去され
る。任意の後続のロード命令がアダプタ装置のアドレス
範囲から開始される前に、記憶命令が完了するように保
証するために、同期化命令を挿入しなければならない。

【００３６】バス・ユニット制御装置の構成ルーチンの
ようにアダプタ装置を必要としない動作では、ユーザ・
プロセスまたはアプリケーション・プログラムは、非同
期ブロック１８内にプログラム識別を記憶するが、プロ
グラム終了前に非同期ブロック領域を無効にする。同じ
バス・ユニット制御装置に送られる連続動作の間でのデ
ータの矛盾を回避するために必要な同期化命令が挿入さ
れる。

【００３７】回復可能および回復不能なエラー回復と関
連する事象を、図６に流れ図で示す。回復不能なプログ
ラム入出力エラーが検出されたときは、ユーザ・プログ
ラムのプログラム識別子を見つけるために非同期領域が
探索される。これにより、ユーザにエラー・コードを送
るために回復ルーチンが使用可能になる。エラー回復シ
ーケンスはたとえば、以下の要素を含む。

【００３８】− エラーがアダプタ装置の割込みによっ
て報告される。

【００３９】− プログラム入出力状況レジスタがプロ
グラム入出力エラーを識別する。

【００４０】− エラーが回復不能な場合、そのプログ
ラム入出力命令に関連した待ち行列エントリ内のＰフィ
ールドが"０"に設定され、次にＡに進む。

【００４１】− また、プログラム入出力再試行カウン
トが終りになった場合も、Ｐを"０"に設定し、次にＡに
進む。

【００４２】− 待ち行列を探索することにより、失敗
した非同期プログラム入出力記憶命令を見つけ、次いで
失敗したエントリを再発行するために待ち行列に記憶命
令を発行する。

【００４３】− 回復プロセスを終了する。

【００４４】− ユーザ・プログラムによってエラーが
引き起こされない場合はＢに進む。

【００４５】− エラー・コードをログし、非同期ブロ
ック１８内のエントリを無効にする。

【００４６】− ユーザ・プロセスにエラーを知らせ
る。

【００４７】− 回復プロセスを終了する。

【００４８】− 物理入出力アドレスからアダプタ装置
の種類を獲得し、エラー・コードおよび非同期プログラ
ム入出力待ち行列情報を特定の装置ドライバに渡す。

【００４９】− その後、装置ドライバが回復不能エラ
ーを処理する。

【００５０】エラー回復を実施する際に、待ち行列エン
トリのタグ・フィールドとＢＵＩＤフィールドは、エラ
ーを引き起こす命令を識別する。非同期プログラム入出
力待ち行列は、プロセッサによりプログラム入出力動作
によってアクセスできるので、プロセッサは待ち行列の
状況およびエラー情報へのアクセス権を有する。プログ
ラム入出力ロード・エラーは、非同期プログラム入出力
インターフェースとは関係なく、ホスト・ソフトウェア
によって同期的に処理される。

【００５１】図７に、非同期プログラム入出力インター
フェースを備えたシステムと備えていないシステムの相
対的性能を、時系列比較によって示す。上側のシーケン
スは完全同期プログラム入出力記憶シーケンスを表す。
下側のシーケンスは、ここで述べた形式の非同期プログ
ラム入出力記憶命令インターフェースと関連して実行さ
れる同じプロセッサ命令に関係する。最初の命令は、プ
ロセッサの時間間隔および入出力記憶装置の時間間隔を
含むプログラム入出力記憶動作である。同様に、２番目
の命令はプログラム入出力動作である。３番目は、プロ
セッサ単独で実行される一連の非プログラム入出力命令
であると考えられる。４番目はプログラム入出力記憶命
令に関係し、５番目は再び、プロセッサによって無関係
に実行される一連の非プログラム入出力命令である。上
側のシーケンスとは対照的に、下側のシーケンスの実行
は並行に行われることに留意されたい。第一に、入出力
装置によるプログラム入出力記憶命令の実行がプロセッ
サ自体による命令の実行よりも少なくとも１桁遅い実世
界では、相対的重要度が大きくなることを理解されたい
（この例は、プロセッサの実行の１／６の速さの入出力
実行を示す）。

【００５２】本発明は、プログラム入出力記憶命令を実
行する結果、非常に高速の中央演算処理装置または基本
プロセッサの全般的な性能が低下する、新しいコンピュ
ータ・システムに関する主要な問題に取組みそれを解決
する。

【００５３】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５４】（１）基本プロセッサをバス制御装置に結
合するインターフェース・システムであって、基本プロ
セッサによる入出力記憶命令の発行に同期して入出力記
憶情報を受け取る手段と、バス制御装置による入出力記
憶命令の実行に同期して入出力記憶情報を送る手段とを
備え、基本プロセッサの入出力命令発行速度がバス制御
装置の入出力命令実行速度とは異なることを特徴とす
る、インターフェース・システム。 （２）さらに、基本プロセッサから受け取った入出力記
憶情報を待ち行列に入れ、以前に待ち行列に入れた入出
力情報を、バス制御装置に送るために選択的に解放する
手段を含む、上記（１）に記載のシステム。 （３）さらに、待ち行列に入れた情報を、複数のバス制
御装置のうちの１つに一意的に関係付ける手段を含む、
上記（２）に記載のシステム。 （４）待ち行列に入れる手段および選択的に解放する手
段が、受け取られ送られた入出力記憶情報に応答する状
態機械であることを特徴とする、上記（３）に記載のシ
ステム。 （５）一意的に関連付ける手段が、待ち行列情報を割り
当てるためのトークン・プール手段を含むことを特徴と
する、上記（４）に記載のシステム。 （６）さらに、入出力割込みから回復する手段を含む、
上記（５）に記載のシステム。 （７）中央演算処理装置と複数のバス制御装置を備えた
システム・バスとの間に結合されたインターフェース・
システムであって、中央演算処理装置によって定義され
た命令処理速度で、入出力アドレス空間に発行された記
憶情報を、中央演算処理装置から受け取る手段と、バス
制御装置によって定義された命令処理速度で、中央演算
処理装置から受け取った記憶情報を、選択されたバス制
御装置に送る手段と、中央演算処理装置とは非同期のバ
ス制御装置における記憶命令の非同期処理のために、入
出力アドレス空間に送られる記憶情報を待ち行列に入れ
る手段とを備えるインターフェース・システム。 （８）待ち行列に入れる手段が、トークンを使用して、
待ち行列に入れた情報を選択されたバス制御装置に一意
的に関係付けることを特徴とする、上記（７）に記載の
システム。 （９）さらに、入出力割込みから回復する手段を含む、
上記（８）に記載のシステム。 （１０）基本プロセッサと入出力バス制御装置との間の
インターフェースを操作する方法であって、基本プロセ
ッサによる入出力記憶命令の発行に同期して入出力記憶
情報を受け取る段階と、入出力バス制御装置による入出
力記憶命令の実行に同期して入出力記憶情報を送る段階
とを含み、基本プロセッサの入出力命令発行速度が入出
力バス制御装置の入出力命令実行速度とは異なることを
特徴とする方法。 （１１）さらに、基本プロセッサから受け取った入出力
記憶情報を待ち行列に入れ、以前に待ち行列に入れた入
出力記憶情報を、入出力バス制御装置に送るために選択
的に解放する段階を含む、上記（１０）に記載の方法。 （１２）さらに、待ち行列に入れた情報を、複数の入出
力バス制御装置のうちの１つに一意的に関係付ける段階
を含む、上記（１１）に記載の方法。 （１３）待ち行列に入れる段階および選択的に伝送する
段階が、受け取られ送られた入出力記憶情報に反応する
状態機械によって実行されることを特徴とする、上記
（１２）に記載の方法。 （１４）一意的に関係付ける段階が、トークン・プール
を使用して待ち行列に入れた情報を割り当てることを特
徴とする、上記（１３）に記載の方法。

【００５５】

【発明の効果】本発明によれば、最新のコンピュータ・
システムの高速中央演算処理装置と比較的低速の入出力
システムとの間のインターフェースを提供できる。

【図面の簡単な説明】

【図１】コンピュータ・システムの概略ブロック図であ
る。

【図２】非同期プログラム入出力インターフェースの概
略ブロック図である。

【図３】状態機械の動作を概略的に描き記述した説明図
である。

【図４】非同期プログラム入出力インターフェース動作
の概略流れ図である。

【図５】待ち行列データの構造を概略的に描き記述した
説明図である。

【図６】エラー回復動作の概略流れ図である。

【図７】同期と非同期のプログラム入出力命令の実行を
比較した概略タイミング図である。

【符号の説明】

１ 中央演算処理装置 ２ 高速キャッシュ・メモリ ３ 主メモリ ４ システム・バス ６ バス・ユニット制御装置 ７ 入出力バス ８ 入出力アダプタ装置 １１ 非同期プログラム入出力インターフェース機構 １２ プロセッサ・インターフェース １３ システム・バス・インターフェース １４ 待ち行列および論理装置 １６ トークン・プール １７ 状態機械

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーヴン・マーク・サーバー アメリカ合衆国78717 テキサス州オース チン イーフリアム・ロード8308 (72)発明者 ギャリー・ユー・ツァオ アメリカ合衆国78750 テキサス州オース チン ウィンターグリーン・ヒル10803

Claims (14)

【特許請求の範囲】
1. 【請求項１】基本プロセッサをバス制御装置に結合する
   インターフェース・システムであって、 基本プロセッサによる入出力記憶命令の発行に同期して
   入出力記憶情報を受け取る手段と、 バス制御装置による入出力記憶命令の実行に同期して入
   出力記憶情報を送る手段とを備え、 基本プロセッサの入出力命令発行速度がバス制御装置の
   入出力命令実行速度とは異なることを特徴とする、イン
   ターフェース・システム。
2. 【請求項２】さらに、基本プロセッサから受け取った入
   出力記憶情報を待ち行列に入れ、以前に待ち行列に入れ
   た入出力情報を、バス制御装置に送るために選択的に解
   放する手段を含む、請求項１に記載のシステム。
3. 【請求項３】さらに、待ち行列に入れた情報を、複数の
   バス制御装置のうちの１つに一意的に関係付ける手段を
   含む、請求項２に記載のシステム。
4. 【請求項４】待ち行列に入れる手段および選択的に解放
   する手段が、受け取られ送られた入出力記憶情報に応答
   する状態機械であることを特徴とする、請求項３に記載
   のシステム。
5. 【請求項５】一意的に関連付ける手段が、待ち行列情報
   を割り当てるためのトークン・プール手段を含むことを
   特徴とする、請求項４に記載のシステム。
6. 【請求項６】さらに、入出力割込みから回復する手段を
   含む、請求項５に記載のシステム。
7. 【請求項７】中央演算処理装置と複数のバス制御装置を
   備えたシステム・バスとの間に結合されたインターフェ
   ース・システムであって、 中央演算処理装置によって定義された命令処理速度で、
   入出力アドレス空間に発行された記憶情報を、中央演算
   処理装置から受け取る手段と、 バス制御装置によって定義された命令処理速度で、中央
   演算処理装置から受け取った記憶情報を、選択されたバ
   ス制御装置に送る手段と、 中央演算処理装置とは非同期のバス制御装置における記
   憶命令の非同期処理のために、入出力アドレス空間に送
   られる記憶情報を待ち行列に入れる手段とを備えるイン
   ターフェース・システム。
8. 【請求項８】待ち行列に入れる手段が、トークンを使用
   して、待ち行列に入れた情報を選択されたバス制御装置
   に一意的に関係付けることを特徴とする、請求項７に記
   載のシステム。
9. 【請求項９】さらに、入出力割込みから回復する手段を
   含む、請求項８に記載のシステム。
10. 【請求項１０】基本プロセッサと入出力バス制御装置と
    の間のインターフェースを操作する方法であって、 基本プロセッサによる入出力記憶命令の発行に同期して
    入出力記憶情報を受け取る段階と、 入出力バス制御装置による入出力記憶命令の実行に同期
    して入出力記憶情報を送る段階とを含み、 基本プロセッサの入出力命令発行速度が入出力バス制御
    装置の入出力命令実行速度とは異なることを特徴とする
    方法。
11. 【請求項１１】さらに、基本プロセッサから受け取った
    入出力記憶情報を待ち行列に入れ、以前に待ち行列に入
    れた入出力記憶情報を、入出力バス制御装置に送るため
    に選択的に解放する段階を含む、請求項１０に記載の方
    法。
12. 【請求項１２】さらに、待ち行列に入れた情報を、複数
    の入出力バス制御装置のうちの１つに一意的に関係付け
    る段階を含む、請求項１１に記載の方法。
13. 【請求項１３】待ち行列に入れる段階および選択的に伝
    送する段階が、受け取られ送られた入出力記憶情報に反
    応する状態機械によって実行されることを特徴とする、
    請求項１２に記載の方法。
14. 【請求項１４】一意的に関係付ける段階が、トークン・
    プールを使用して待ち行列に入れた情報を割り当てるこ
    とを特徴とする、請求項１３に記載の方法。