JPS63172359A - 直接メモリアクセスシステム - Google Patents

直接メモリアクセスシステム

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JPS63172359A
JPS63172359A JP62004664A JP466487A JPS63172359A JP S63172359 A JPS63172359 A JP S63172359A JP 62004664 A JP62004664 A JP 62004664A JP 466487 A JP466487 A JP 466487A JP S63172359 A JPS63172359 A JP S63172359A
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dma
transfer
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Toshiharu Oshima
大島　俊春
Toshihiro Sakai
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 直接メモリアクセス（以後ＤＭＡと略す）時に高速なデ
ータ転送速度を必要とする装置と、任意のデータ転送速
度を選択することが可能な装置と、これらの装置を接続
して動作するＤ　Ｍ　Ａ　ＩＩ御装置から成るシステム
において、ＤＭＡ制御装置のデータ転送能力がこれらの
装置のデータ転送能力の総和より小さい時、任意のデー
タ転送速度を選択可能な装置がＤＭＡ制御装置のデータ
転送能力を越えないように自動的にデータ転送速度を可
変するようにした。
〔産業上の利用分野〕
本発明はＤＭＡ時に高速なデータ転送速度が必要な装置
と、任意のデータ転送速度を選択することが可能な装置
と、これらを接続して動作するＤＭＡ制御装置から構成
されるシステムに係り、特に任意のデータ転送速度を選
択可能な装置がＤＭＡ制御装置のデータ転送能力を越え
ないように自動的にデータ転送速度を可変する直接メモ
リアクセス時の転送速度制御方式に関する。
計算機システムでは中央処理装置の負荷を軽減するため
、ＤＭＡ制御装置を使用して例えばメモリとディスク装
置及びメモリとメモリの間のデータ転送を行わせている
。このような場合、ＤＭＡ制御装置は複数のディスク制
御装置とメモリ間転送制御装置とを接続して動作するが
、複数のディスク制御装置とメモリ間転送制御装置との
データ転送能力の総和が、ＤＭＡ制御装置のデータ転送
能力を越えることがある。
この場合、ＤＭＡ制御装置のデータ転送能力を上げるこ
とが出来れば良いが、このためには多大なハードウェア
の増加が必要である。そこで、メモリとメモリの間のデ
ータ転送速度は、ＤＭＡ制御装置の処理能力に余裕があ
れば速くし、余裕が無ければ遅くても良いため、ＤＭＡ
制御装置の動作状態に応じて、メモリ間転送制御装置の
データ転送速度を自動的に切替えられるようにすること
が望ましい。
〔従来の技術〕
第４図は従来の技術を説明するブロック図である。
ＤＭＡ制御装置１はディスク制御装置２と３及びメモリ
間転送制御装置４とを接続して動作する。
ディスク制御装置２には単数又は複数のディスク装置５
が接続され、ディスク制御装置３には単数又は複数のデ
ィスク装置６が接続され、メモリ間転送制御装置４には
メモリ７が接続される。
ディスク制御装置２と３及びメモリ間転送制御装置４は
、データ転送制御を要求する信号、即ちＤＭＡ要求をＤ
ＭＡ制御制御装置能先順位決定回路１１に送出し、ＤＭ
Ａ応答信号を得るとディスク制御装置２はサブチャネル
８と結合してデータ転送を行い、ディスク制御装置３は
サブチャネル９と結合してデータ転送を行い、メモリ間
転送制御装置４はサブチャネル１０と結合してデータ転
送を行う。
この時例えばＤＭＡ制御装置１のデータ転送能力が６メ
ガハイトで、ディスク制御装置２と３のデータ転送能力
が２．５メガバイトで、メモリ間転送制御装置４のデー
タ転送能力が最大２．５メガバイトであるとすると、デ
ィスク制御装置２，３とメモリ間転送制御装置４との合
計データ転送能力は７．５メガバイトとなって、ＤＭＡ
制御装置１のデータ転送能力を越えてしまう。
従ってこのような場合、メモリ間転送制御装置４のデー
タ転送能力を１メガバイトにハードウェア上で固定する
か、又はソフトウェアでデータ転送能力を１メガバイト
として、ＤＭＡ制御装置１のデータ転送能力内に抑え□
ている。
〔発明が解決しようとする問題点〕
１−記の如く、従来はＤＭＡ制御制御装置能いて、各サ
ブチャネル８〜ＩＯの状態が分からないため、データ転
送要求が最も大きくなった時、ＤＭＡ制御装置１の能力
を越えないように、メモリ間転送制御装置４のデータ転
送能力を常に１メガバイトとしている。
従って、ディスク制御装置２又は３がＤＭＡ要求を行わ
ず、ＤＭＡ制御制御装置能力に余裕があり、メモリ間転
送制御装置４のデータ転送能力を上げることが可能であ
っても、その余裕分、即ち、１．５メガビツトのデータ
転送能力は無駄となっているという問題がある。
〔問題点を解決するための手段〕
第１図は本発明の原理ブロック図である。
ＤＭＡ制御装置１２はデータ転送能力が６メガバイトで
、ディスク制御装置２．３のデータ転送能力は２．５メ
ガバイトで、メモリ間転送制御装置１３のデータ転送能
力は最大４メガバイトであるものとする。
ディスク制御装置２．３とメモリ間転送制御装置１３が
、ＤＭＡ制御装置１２の優先順位決定回路１４にＤＭＡ
要求を送出したとする。優先順位決定回路１４はこの要
求に対し、優先度の高いもの（この場合ディスク制御装
置２．３の優先度がメモリ間転送制御装置１３より高い
）から受付けて、ＤＭＡスタート信号信号状モリ間転送
制御装置１３の状態判定回路１６に送出すると共に、Ｄ
ＭＡ応答信号をデータ転送の間ディスク制御装置２．３
に返送する。
又、優先順位決定回路１４は、ＤＭＡスタート信号の送
出時におけるサブチャネル８と９のデータ転送実行中を
示すサブチャネル状態信号■を、状態判定回路１６に送
出する。状態判定回路１６はＤＭＡ応答信号を受けると
、このサブチャネル状態信号■により、ディスク制御装
置２と３がデータ転送を開始したことを知り、要求発生
回路１５に転送速度を下げるように通知する。
要求発生回路１５は優先順位決定回路１４に送出するＤ
ＭＡ要求の送出間隔を長くして、データ転送速度が１メ
ガバイトになるようにする。
優先順位決定回路１４はサブチャネル８又は９のデータ
転送が終ｒすると、転送終了信号■を状態判定回路１６
に送出し、サブチャネル状態信号■でデータ転送終了サ
ブチャネルを通知する。従って、状態判定回路１６はど
のサブチャネルがデータ転送を終了したか知ることが出
来る。
ここで、状態判定回路１６は要求発生回路１５に転送速
度を上げるように通知し、要求発生回路１５は優先順位
決定回路１４に送出するＤ　Ｍ　Ａ要求の送出間隔を短
くして、データ転送速度が３．５メガバイトになるよう
にする。
又、状態判定回路１６はサブチャネル８及び９がデータ
転送していない時は、要求発生回路１５に転送速度を下
げるように通知しないため、メモリ間転送制御装置１３
は４メガバイトの転送速度を維持する。若し、サブチャ
ネル８又は９がデータ転送を開始するため、優先順位決
定回路１４がＤＭＡスタート信号信号状ブチャネル状態
信号■を送出して来ると、状態判定回路１６は要求発生
回路１５にＤＭＡ要求送出間隔を長（させ、データ転送
速度が３．５メガバイトとなるようにし、サブチャネル
８及び９がデータ転送を行う場合は、データ転送速度が
１メガバイトとなるようにする。
〔作用〕
上記構成とするごとにより、状態判定回路１Ｇは優先順
位決定回路１４の送出する信号からサブチャネル８及び
９のデータ転送状態を知り、要求発生回路１５にＤＭＡ
要求の送出間隔を切替えさせるため、メモリ間転送制御
装置１３はデータ転送速度を自動的にＤＭＡ制御装ｆｆ
１１２のデータ転送能力に合わせることが可能で、効率
の良いデータ転送を行うことが出来る。
〔実施例〕
第２図は本発明の一実施例を示す回路のブロック図であ
る。
第２図は第１図の状態判定回路１６と要求発生回路１５
の詳細ブロック図である。第１図に示す優先順位決定回
路１４から送出されるＤＭＡスタート信号信号状ブチャ
ネル状態信号■と転送終了信号■はデコーダ１７に入り
デコードされる。ここで、デコーダ１７は出力■〜■に
例えば第３図に示す如き信号を送出する。
従って、判定回路１８は例えばデコーダ１７の出力■と
■が“０”で、デコーダ１７の出力■が“Ｉ”の場合、
データ転送速度は高速で良いと判定し、カウンタ１９に
高速レート信号を送出する。カウンタ１９は高速レート
信号に対応する計数値を計数すると要求信号送出回路２
０にＤＭＡ要求を送出させる。
デコーダ１７の出力■が“１”で■が“０”で■が“ｌ
”の時と、■が＠０”で■が“１″で■が“ｌ”の時、
判定回路１Ｂはデータ転送速度を中速とする必要がある
と判定し、カウンタ１９に中速レート信号を送出する。
カウンタ１９は中速レート信号に対応する計数値を計数
すると要求信号送出回路２ｏにＤＭＡ要求を送出させる
。
デコーダ１７の出力■と■と■が“ｌ”の時、判定回路
１８はデータ転送速度を低速とする必要があると判定し
、カウンタ１９に低速レート信号を送出する。
カウンタ１９は低速レート信号に対応する計数値を計数
すると要求信号送出回路２０にＤＭＡ要求を送出させる
。
尚デコーダ１７の出力■が“０”の時は、メモリ間転送
制御装置１３のデータ転送が行われないため、■と■の
値に関係無く判定回路１８はカウンタ１９に信号を送出
しない。
〔発明の効果〕
以上説明した如（、本発明はＤＭＡ制御装置のデータ転
送能力の余裕度に応じて、メモリ間転送制御装置がデー
タ転送能力を自動的に選択するため、効率の良いデータ
転送を行うことが出来る。
【図面の簡単な説明】
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明する図、 第４図は従来の技術を説明するブロック図である。 図において、 ■、１２はＤＭＡ制御装置、２．３はディスク制御装置
、４．１３はメモリ間転送制御装置、 ５．６はディスク装置、　　７はメモリ、８．９．１０
はサブチャネル、 １１．１４は優先順位決定回路、 １５は要求発生回路、　　１６は状態判定回路、１７は
デコーダ、　　　　１８は判定回路、１９はカウンタ、 ２０は要求信号送出回路である。 察１　回 本Ｊト朗。−大振、）ダ°）２示１可酪噌ブロツク阿半
２　回 不２町勤床ε晩明す３咀 稟３　図

Claims (1)

  1. 【特許請求の範囲】 直接メモリアクセス時に高速なデータ転送速度を必要と
    する単数又は複数の第１の装置（２）（３）と、任意の
    データ転送速度を選択する第２の装置（１３）と、該第
    １と第２の装置（２）（３）（１３）を接続して動作す
    る直接メモリアクセス制御装置（１２）から成るシステ
    ムにおいて、 該直接メモリアクセス制御装置（１３）には、前記第１
    の装置（２）（３）とデータ転送を行うサブチャネル（
    ８）（９）の動作状態を送出する優先順位決定回路（１
    ４）を設け、 前記第２の装置（１３）には、該優先順位決定回路（１
    ４）が送出する該サブチャネル（８）（９）の動作状態
    に応じて、該第２の装置（１３）のデータ転送速度を決
    定する状態判定回路（１６）と、該状態判定回路（１６
    ）の指示により、直接メモリアクセス制御装置（１２）
    にデータ転送制御を要求する信号の送出間隔を可変する
    要求発生回路（１５）とを設け、 前記第１の装置（２）（３）のデータ転送により該直接
    メモリアクセス制御装置（１２）のデータ転送能力の余
    裕が低下した時、該余裕の範囲内に第２の装置（１３）
    のデータ転送速度を抑えることを特徴とする直接メモリ
    アクセス時の転送速度制御方式。
JP62004664A 1987-01-12 1987-01-12 直接メモリアクセスシステム Granted JPS63172359A (ja)

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