JPS61246861A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
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- JPS61246861A JPS61246861A JP6307685A JP6307685A JPS61246861A JP S61246861 A JPS61246861 A JP S61246861A JP 6307685 A JP6307685 A JP 6307685A JP 6307685 A JP6307685 A JP 6307685A JP S61246861 A JPS61246861 A JP S61246861A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/061—Adapt frequency, i.e. clock frequency at one side is adapted to clock frequency, or average clock frequency, at the other side; Not pulse stuffing only
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のデータ転送速度をもつ入出力制御装置において、
データオーバーランが発生したときのりトライでデータ
転送速度を下方に切替えることにより、負荷に応じた適
切なデータ転送速度を自動的に選択する。
データオーバーランが発生したときのりトライでデータ
転送速度を下方に切替えることにより、負荷に応じた適
切なデータ転送速度を自動的に選択する。
本発明は、計算機システムにおけるデータ転送制御方式
に関するものであり、特にデータ転送速度が切替え可能
な入出力制御装置において、データ転送速度を切替える
制御方式に関する。
に関するものであり、特にデータ転送速度が切替え可能
な入出力制御装置において、データ転送速度を切替える
制御方式に関する。
第２図は９本発明が対象とするデータ転送速度が切替え
可能な計算機システムの１例を示したものである０図に
おいて、２１は中央処理装置ｃＰＵ、２２は主記憶装置
ＭＳ０．２３はチャネルプロセッサＣＨＰ、２４はブロ
ックマルチプレクサチャネルＢＭＣ，２５はディスク制
御装置ＤＣＵ。
可能な計算機システムの１例を示したものである０図に
おいて、２１は中央処理装置ｃＰＵ、２２は主記憶装置
ＭＳ０．２３はチャネルプロセッサＣＨＰ、２４はブロ
ックマルチプレクサチャネルＢＭＣ，２５はディスク制
御装置ＤＣＵ。
２６は半導体ディスク装置を表している。
半導体ディスク装置２６は、大容量のＤＲＡＭを用いて
磁気ディスク装置と同等のインタフェースで実現した高
速の外部記憶装置であり、データ転送速度は、たとえば
３ＭＢ／秒、２ＭＢ／秒。
磁気ディスク装置と同等のインタフェースで実現した高
速の外部記憶装置であり、データ転送速度は、たとえば
３ＭＢ／秒、２ＭＢ／秒。
１．５ＭＢ／秒のように、ディスク制御装置ＤＣＵ２５
により切替え可能にされている。
により切替え可能にされている。
しかし従来、このような半導体ディスク装置２６とＭＳ
Ｕ２２との間で、ＣＨＰ２３．８ＭＣ２４、ＤＣＵ２５
を介して入出力データ転送を行う場合、そのデータ転送
速度は、ＤＣＵ２５によってシステム上で固定されてお
り、上記したように複数のデータ転送速度を有していて
も、そのうちいずれか１つのデータ転送速度を選択して
使用していた。
Ｕ２２との間で、ＣＨＰ２３．８ＭＣ２４、ＤＣＵ２５
を介して入出力データ転送を行う場合、そのデータ転送
速度は、ＤＣＵ２５によってシステム上で固定されてお
り、上記したように複数のデータ転送速度を有していて
も、そのうちいずれか１つのデータ転送速度を選択して
使用していた。
従来の計算機システムでは、入出力データの転送速度が
固定されているため、たとえばチャネルプロセッサＣＨ
Ｐの負荷が過室になると、データ転送要求に対する応答
が遅くなり、オーバーランを生じるか、そのリトライに
おいてもオーバーランが繰り返されるという問題があっ
た。
固定されているため、たとえばチャネルプロセッサＣＨ
Ｐの負荷が過室になると、データ転送要求に対する応答
が遅くなり、オーバーランを生じるか、そのリトライに
おいてもオーバーランが繰り返されるという問題があっ
た。
本発明は、複数のデータ転送速度を有する入出力制御装
置において、チャネル能力上実行できる最大データ転送
速度から動作を開始し、オーバーランを検出したときの
りトライ実行でデータ転送速度を下方に切替えることに
より、データ転送制御の負荷量に適応したデータ転送速
度を選択し。
置において、チャネル能力上実行できる最大データ転送
速度から動作を開始し、オーバーランを検出したときの
りトライ実行でデータ転送速度を下方に切替えることに
より、データ転送制御の負荷量に適応したデータ転送速
度を選択し。
オーバーランの発生を防止しようとするものである。
第１図は１本発明の原理的構成を例示的に示す説明図で
ある。図において、１は入出力制御装置。
ある。図において、１は入出力制御装置。
２はデータバッファ、３はチャネルインタフェース制御
回路、４はデータ転送制御回路、５は制御プロセッサ、
６はオーバーラン検出回路、７はオーバーランカウンタ
、ＩＮはデータ転送要求信号。
回路、４はデータ転送制御回路、５は制御プロセッサ、
６はオーバーラン検出回路、７はオーバーランカウンタ
、ＩＮはデータ転送要求信号。
ＯＵＴはデータ転送通知信号＋ＳＩないしＳ７はデータ
転送速度切替信号を表す。
転送速度切替信号を表す。
入出力制御装置１において、データバッファ２はチャネ
ルと入出力装置との間でデータを転送するために使用さ
れるバッファメモリである。
ルと入出力装置との間でデータを転送するために使用さ
れるバッファメモリである。
チャネルインタフェース制御回路３は、チャネルとの間
でデータ転送制御信号を授受するための回路である。チ
ャネルからデータを受信する準備が完了すると、データ
転送制御回路４からの指示によりデータ転送要求信号“
ＩＮ”をチャネルへ送出し、チャネルから応答されたデ
ータ転送通知信号“ＯＵＴ”を受信するとデータ転送制
御回路４に通知する。
でデータ転送制御信号を授受するための回路である。チ
ャネルからデータを受信する準備が完了すると、データ
転送制御回路４からの指示によりデータ転送要求信号“
ＩＮ”をチャネルへ送出し、チャネルから応答されたデ
ータ転送通知信号“ＯＵＴ”を受信するとデータ転送制
御回路４に通知する。
データ転送制御回路４は、制御プロセッサ５からの指示
により、定められたデータ転送速度で逐次的なデータ転
送を制御する。データ転送速度は。
により、定められたデータ転送速度で逐次的なデータ転
送を制御する。データ転送速度は。
ｎ段階に切替え可能である。
制御プロセッサ５はデータ転送指令に基づいて。
データ転送動作を制御する。特にオーバーランカランタ
フの値の大きさに応じて、データ転送速度切替信号Ｓ１
ないしＳ、を生成し、データ転送制御回路４に印加する
。すなわちオーバーラン回数が増えるにつれ、データ転
送速度を小さくする。
フの値の大きさに応じて、データ転送速度切替信号Ｓ１
ないしＳ、を生成し、データ転送制御回路４に印加する
。すなわちオーバーラン回数が増えるにつれ、データ転
送速度を小さくする。
オーバーラン検出回路６は、データ転送要求信号“ＩＮ
″がチャネルインタフェース制御回路３から送出された
後、所定時間内にチャネルからデータ転送通知信号“Ｏ
ＵＴ”が応答されなかった場合、これをオーバーランと
して検出し、オーバーランカウンタに印、加する。
″がチャネルインタフェース制御回路３から送出された
後、所定時間内にチャネルからデータ転送通知信号“Ｏ
ＵＴ”が応答されなかった場合、これをオーバーランと
して検出し、オーバーランカウンタに印、加する。
オーバーランカウンタ７は、オーバーラン回数をカウン
トアツプする。
トアツプする。
本発明によれば、オーバーランが発生すると制御プロセ
ッサはりトライを行わせるが、その際リトライ回数すな
ちオーバーラン回数に応じてデータ転送速度を段階的に
低下させてゆくことにより。
ッサはりトライを行わせるが、その際リトライ回数すな
ちオーバーラン回数に応じてデータ転送速度を段階的に
低下させてゆくことにより。
最終的には、チャネルの負荷に見合ったオーバーランを
生じないデータ転送速度を設定することができる。
生じないデータ転送速度を設定することができる。
第３図は１本発明の１実施例による入出力制御装置の構
成を示したものである。図において、３はチャネルイン
タフェース制御回路、４はデータ転送制御回路、５は制
御プロセッサ、６はオーバーラン検出回路、７はオーバ
ーランカウンタ、ＯＳＣは発振回路、Ｇ１ないしＧ９は
ＡＮＤ回路。
成を示したものである。図において、３はチャネルイン
タフェース制御回路、４はデータ転送制御回路、５は制
御プロセッサ、６はオーバーラン検出回路、７はオーバ
ーランカウンタ、ＯＳＣは発振回路、Ｇ１ないしＧ９は
ＡＮＤ回路。
０１０およびＧｌｌはＯＲ回路、ＦｌおよびＦ２はフリ
ップフロップ、ＭＳ、ないしＭＳ、は単安定回路、ＤＬ
は遅延回路＋ ｆｌないしｆｆｉは発振出力信号＋Ｓ
ＩないしＳ、ｉはデータ転送速度切替信号、５ＴＡＲＴ
はスタート信号、ＲＥＳＥＴはリセット信号、０ＶＥＲ
ＲＵＮはオーバーラン信号、ＩＮはデータ転送要求信号
、０１ＪＴはデータ転送通知信号を表している。
ップフロップ、ＭＳ、ないしＭＳ、は単安定回路、ＤＬ
は遅延回路＋ ｆｌないしｆｆｉは発振出力信号＋Ｓ
ＩないしＳ、ｉはデータ転送速度切替信号、５ＴＡＲＴ
はスタート信号、ＲＥＳＥＴはリセット信号、０ＶＥＲ
ＲＵＮはオーバーラン信号、ＩＮはデータ転送要求信号
、０１ＪＴはデータ転送通知信号を表している。
発振回路Ｏ８Ｃは、ｎ個の異なる周波数の発振出力信号
ｒ、、 ｌ ｆ！＋ ｆ！＋ ・・・＋ ｆｎを
生じ、ＡＮＤ回路Ｃ１，Ｇ２．Ｇ３．・・・、Ｇ４にお
いてデータ転送速度切替信号Ｓｔ ＊ Ｓ！ ＋
Ｓｓ ＋ ・・・＋Ｓｆｌにより１つの信号が選択され
、ＯＲ回路ＧＩＯを経て、ＡＮＤ回路Ｇ５の一方の入力
に印加される。
ｒ、、 ｌ ｆ！＋ ｆ！＋ ・・・＋ ｆｎを
生じ、ＡＮＤ回路Ｃ１，Ｇ２．Ｇ３．・・・、Ｇ４にお
いてデータ転送速度切替信号Ｓｔ ＊ Ｓ！ ＋
Ｓｓ ＋ ・・・＋Ｓｆｌにより１つの信号が選択され
、ＯＲ回路ＧＩＯを経て、ＡＮＤ回路Ｇ５の一方の入力
に印加される。
ここで発振出力信号ｆ、ないしｆｎの周波数は。
ｆｌ＞ｆｚ＞ｆ＊＊・・・＞ｆ。
の関係に定められているものとする。これらの各周波数
は、データ転送要求信号“ＩＮ”の発生周期を規定する
。
は、データ転送要求信号“ＩＮ”の発生周期を規定する
。
データ転送開始時に、制御プロセッサ５はスタート信号
５ＴＡＲＴをオンにし、フリップフロラ１Ｆ１をオンに
セットする。これによりＡＮＤ回路Ｇ５は開かれ１選択
された発振出力信号はフリップフロップＦ２に印加され
、これをオンにセラ° 卜する。
５ＴＡＲＴをオンにし、フリップフロラ１Ｆ１をオンに
セットする。これによりＡＮＤ回路Ｇ５は開かれ１選択
された発振出力信号はフリップフロップＦ２に印加され
、これをオンにセラ° 卜する。
フリップフロップＦ２の出力はチャネルインタフェース
制御回路３およびオーバーラン検出回路６に印加される
。
制御回路３およびオーバーラン検出回路６に印加される
。
チャネルインタフェース制御回路３では、フリップフロ
ップＦ２の出力信号に基づいてデータ転送要求信号“Ｉ
Ｎ”を生成し、チャネルへ送出する。
ップＦ２の出力信号に基づいてデータ転送要求信号“Ｉ
Ｎ”を生成し、チャネルへ送出する。
オーバーラン検出回路６において、フリップフロップＦ
２の出力信号は単安定回路Ｍ Ｓ ｓないしＭＳ、、お
よび遅延回路ＤＬに同時に印加される。
２の出力信号は単安定回路Ｍ Ｓ ｓないしＭＳ、、お
よび遅延回路ＤＬに同時に印加される。
単安定回路ＭＳ、、ないしＭＳ、％はそれぞれ異なるオ
ーバーラン監視期間を生成する。第４図にその出力信号
波形を示す。図示のように、ＭＳ。
ーバーラン監視期間を生成する。第４図にその出力信号
波形を示す。図示のように、ＭＳ。
ないしＭＳ、によって生成されるオーバーラン監視期間
Ｔ、ないしＴ７は。
Ｔ、ないしＴ７は。
Ｔ１ ＜ Ｔｚ ＜ Ｔ２ ＊ ・・・＜ Ｔ ｔｔの
関係に定めれている。
関係に定めれている。
遅延回路ＤＬは、フリップフロップＦ２の出力信号を単
安定回路Ｍ Ｓ ＋ないしＭＳ、の動作遅れに合わせて
遅延させるために設けれらている。
安定回路Ｍ Ｓ ＋ないしＭＳ、の動作遅れに合わせて
遅延させるために設けれらている。
ＡＮＤ回路Ｇ６ないしＧ９は、データ転送速度切替信号
ＳＩないしＳ７によって択一的に選択され、動作可能に
されている。各ＡＮＤ回路Ｇ６ないしＧ９は＋Ｓｌない
しＳ７により選択されたとき、対応するＭＳＩないしＭ
Ｓ、が生成したオーバーラン監視期間ＴＩないしＴｆｉ
の間に、遅延回路ＤＬの出力信号がオフになるかどうか
をチェックする働きをもつ。
ＳＩないしＳ７によって択一的に選択され、動作可能に
されている。各ＡＮＤ回路Ｇ６ないしＧ９は＋Ｓｌない
しＳ７により選択されたとき、対応するＭＳＩないしＭ
Ｓ、が生成したオーバーラン監視期間ＴＩないしＴｆｉ
の間に、遅延回路ＤＬの出力信号がオフになるかどうか
をチェックする働きをもつ。
すなわち１選択されたオーバーラン監視期間内に、チャ
ネルインタフェース制御回路３が、チャネルからのデー
タ転送通知信号“０１ＪＴ”を受信すれば、フリップフ
ロップＦ２はオフにリセットされ２選択されたＡＮＤ回
路（Ｇ６ないしＧ９の１つ）は“０″を出力する。
ネルインタフェース制御回路３が、チャネルからのデー
タ転送通知信号“０１ＪＴ”を受信すれば、フリップフ
ロップＦ２はオフにリセットされ２選択されたＡＮＤ回
路（Ｇ６ないしＧ９の１つ）は“０″を出力する。
しかし９選択されたオーバーラン監視期間に“ＯＵＴ”
が到来せず、そのオーバーラン監視期間が経過すると２
選択されたＡＮＤ回路（ＧｌないしＧ９の１つ）の３つ
の入力は全て１”となり、そのＡＮＤ回路は“１”で出
力し、ＯＲ回路１１を介してオーバーラン信号０ＶＥＲ
ＲＵＮを出力する。
が到来せず、そのオーバーラン監視期間が経過すると２
選択されたＡＮＤ回路（ＧｌないしＧ９の１つ）の３つ
の入力は全て１”となり、そのＡＮＤ回路は“１”で出
力し、ＯＲ回路１１を介してオーバーラン信号０ＶＥＲ
ＲＵＮを出力する。
オーバーラン信号０ＶＥＲＲＵＮは、、１−バーランカ
ウンタ７をカウントアツプさせ、同時に制御プロセッサ
５に通知される。
ウンタ７をカウントアツプさせ、同時に制御プロセッサ
５に通知される。
これにより制御プロセッサ５は、オーバーラン発生を識
別し、オーバーランカウンタ７の値を読み出して、対応
する下位のデー多転送速度を選択する。データ転送速度
切替信号（Ｓ、ないしＳ７の１つ）をオンにする。
別し、オーバーランカウンタ７の値を読み出して、対応
する下位のデー多転送速度を選択する。データ転送速度
切替信号（Ｓ、ないしＳ７の１つ）をオンにする。
このようにして、チャネルが正常に対応している限り予
め設定されている最大のデータ転送速度の周波数（ある
いは周期）でフリップフロンプＦｌはオン／オフを繰り
返し、そのたびにデータ転送が実行されるが、オーバー
ランが発生すると。
め設定されている最大のデータ転送速度の周波数（ある
いは周期）でフリップフロンプＦｌはオン／オフを繰り
返し、そのたびにデータ転送が実行されるが、オーバー
ランが発生すると。
データ転送要求信号“ＩＮ”の発生周期をひき延ばし、
それに合わせてオーバーラン監視期間も長くするように
自動的に制御される。
それに合わせてオーバーラン監視期間も長くするように
自動的に制御される。
オーバーランカランタフの値とデータ転送速度との対応
は、制御プロセッサ５により適切に設定される。
は、制御プロセッサ５により適切に設定される。
以上のように本発明によれば、チャネルあるいはチャネ
ルプロセッサの負荷状態に応じてデータ転送速度が切替
えられることにより、リトライ時にオーバーランが連続
して発生することが防止され、データ転送の処理効率を
改善することができる。
ルプロセッサの負荷状態に応じてデータ転送速度が切替
えられることにより、リトライ時にオーバーランが連続
して発生することが防止され、データ転送の処理効率を
改善することができる。
第１図は本発明の原理的構成図、第２図は本発明が対象
とする計算機システムの構成図、第３図は本発明の１実
施例の構成図、第４図はオーバーラン検出回路の動作波
形図である。 第１図において、１は入出力制御装置９３はチャネルイ
ンタフェース制御回路、４はデータ転送制御回路、５は
制御プロセッサ、６はオーバーラン検出回路、７はオー
バーランカウンタ＋ＳＩ＋ＳＲ＋ ・・・＋ＳＲはデー
タ転送速度切替信号を表す。
とする計算機システムの構成図、第３図は本発明の１実
施例の構成図、第４図はオーバーラン検出回路の動作波
形図である。 第１図において、１は入出力制御装置９３はチャネルイ
ンタフェース制御回路、４はデータ転送制御回路、５は
制御プロセッサ、６はオーバーラン検出回路、７はオー
バーランカウンタ＋ＳＩ＋ＳＲ＋ ・・・＋ＳＲはデー
タ転送速度切替信号を表す。
Claims (1)
- 複数のデータ転送速度で動作可能な入出力制御装置にお
いて、オーバーラン検出手段と、データ転送速度切替手
段とをそなえ、上記オーバーラン検出手段がオーバーラ
ンの発生を検出したとき、上記データ転送速度切替手段
に指示し、現在のデータ転送速度よりも下位のデータ転
送速度でリトライを実行させることを特徴とするデータ
転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307685A JPS61246861A (ja) | 1985-03-27 | 1985-03-27 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307685A JPS61246861A (ja) | 1985-03-27 | 1985-03-27 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61246861A true JPS61246861A (ja) | 1986-11-04 |
Family
ID=13218883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6307685A Pending JPS61246861A (ja) | 1985-03-27 | 1985-03-27 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214315A (ja) * | 1990-01-19 | 1991-09-19 | Matsushita Electric Ind Co Ltd | ディジタルデータ記録再生装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57212516A (en) * | 1981-06-25 | 1982-12-27 | Fujitsu Ltd | Retry controlling method of data transfer between devices |
| JPS59216227A (ja) * | 1983-05-25 | 1984-12-06 | Hitachi Ltd | デ−タ転送方式 |
-
1985
- 1985-03-27 JP JP6307685A patent/JPS61246861A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57212516A (en) * | 1981-06-25 | 1982-12-27 | Fujitsu Ltd | Retry controlling method of data transfer between devices |
| JPS59216227A (ja) * | 1983-05-25 | 1984-12-06 | Hitachi Ltd | デ−タ転送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214315A (ja) * | 1990-01-19 | 1991-09-19 | Matsushita Electric Ind Co Ltd | ディジタルデータ記録再生装置 |
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