JP2533152B2

JP2533152B2 - 直接メモリアクセス状態判定回路

Info

Publication number: JP2533152B2
Application number: JP63031327A
Authority: JP
Inventors: 憲一阿保; 信夫田中; 康浩二岡; 亮直谷川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-02-12
Filing date: 1988-02-12
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPH01205363A

Description

【発明の詳細な説明】〔概要〕直接メモリアクセスモードでデータ転送を行う複数の
記憶装置に対するアクセス状態に応じて、自らの記憶装
置に対するアクセス要求を制御する直接メモリアクセス
状態判定回路に関し、直接メモリアクセス制御装置の転送能力を最大限利用
することを目的とし、直接メモリアクセスモードにより、記憶装置との間で
データ転送を行う複数の装置を制御する直接メモリアク
セス制御装置に接続され、他の装置の直接メモリアクセ
ス動作に対応して、該直接メモリアクセス制御装置に対
するデータ転送要求の送出間隔を切替える装置におい
て、一定時間経過する度に信号を送出するタイミング手
段と、該タイミング手段が送出する一定時間の間、前記
複数の装置が前記直接メモリアクセス制御装置にデータ
転送要求を送出しなかったことを検出する検出手段とを
設け、該検出手段の検出結果に基づき、前記直接メモリ
アクセス制御装置に対するデータ転送要求の送出間隔を
短くさせる構成とする。

〔産業上の利用分野〕

本発明は直接メモリアクセスモードによりデータ転送
を行う複数の装置の記憶装置に対するアクセス状態に応
じて、自らの記憶装置に対するアクセス要求を制御する
直接メモリアクセス状態判定回路に関する。

例えば、直接メモリアクセス（以後DMAと略す）時に
高速のデータ転送を行うディスク装置を接続する複数の
ディスク制御装置と、記憶装置との間で任意の速度でデ
ータ転送を行うメモリ間転送制御装置と、これらの装置
を接続して動作するDMA制御装置及びこれら総ての装置
を制御する処理装置で構成されるようなシステムにおい
ては、DMA制御装置の転送能力を最大限に利用するた
め、メモリ間転送制御装置は状態判定回路を備えてディ
スク制御装置のDMA動作状態を監視し、ディスク制御装
置が動作中であれば、自らのデータ転送要求の送出間隔
を大きくして、低速でデータ転送を行い、ディスク制御
装置が停止していれば、データ転送要求の送出間隔を小
さくして、高速でデータ転送を行う様にしている。

この場合、常にディスク制御装置の動作状態に対応し
て、データ転送要求送出間隔の制御が出来ることが必要
である。

〔従来の技術〕

第４図はシステム構成例を説明するブロック図であ
る。

DMA制御装置３は処理装置１の指示に基づき、ディス
ク制御装置５と６を制御して、記憶装置２とディスク装
置７及び８との間で、直接メモリアクセスモードで高速
にデータの転送を行う。

メモリ間転送制御装置４は記憶装置２のデータを読出
し、この読出したデータを記憶装置２の他の領域に格納
するため、記憶装置２とデータ転送を行うが、状態判定
回路９と要求発生回路10を備えており、ディスク制御装
置５及び６が記憶装置２とデータ転送を行う状態を監視
して、その状態に対応して自身のデータ転送速度を調整
している。

即ち、状態判定回路９は記憶装置２とディスク制御装
置５及び／又はディスク制御装置６との間でデータ転送
が行われている状態を監視し、ディスク制御装置５及び
／又は６がデータ転送中であれば、要求発生回路10がデ
ータ転送要求をDMA制御装置３に送出する時間間隔を大
きくさせ、DMA制御装置３が記憶装置２との間のバスを
割当てる時間間隔を長くさせることで、低速で記憶装置
２との間のデータ転送を行わせる。

又、ディスク制御装置５及び／又は６がデータ転送を
停止している時は、要求発生回路10がデータ転送要求を
DMA制御装置３に送出する要求時間間隔を小さくさせ、
高速で記憶装置２との間のデータ転送を行う。

このようにすることで、DMA制御装置３のデータ転送
能力を最大限に利用することを可能としている。

第５図は従来の技術を説明するブロック図で、第６図
は第５図の動作を説明するタイムチャートである。

DMA制御装置３はディスク制御装置５のDMA要求信号DR
Qを受信すると、第６図に示す如く、応答信号DACK
を返送する。又、ディスク制御装置６のDMA要求信号DRQ
を受信すると、第６図に示す如く、ディスク制御装置
５に対する応答信号DACKが終了した時点で応答信号DA
CKを返送する。

DMA制御装置３はディスク制御装置５のDMA要求信号DR
Qを受信すると、第６図に示す如く、DMA転送開始信号
DSTATをオンとして“1"をメモリ間転送制御装置４の状
態判定回路９のAND回路13に送出し、デコーダ11に動作
装置を通知するコード、即ち、ディスク制御装置５であ
ることを示すWCHを送出する。

このコードWCHは例えば２ビットで構成され、“0"
“0"時ディスク制御装置５であることを示し、デコーダ
11はコードWCHをデコードすると、“1"をOR回路12を経
てAND回路13に送出する。従って、AND回路13は“1"をフ
リップフロップ15のＪ端子に送出し、フリップフロップ
15はDMA制御装置３がデータ転送終了を通知する転送終
了通知信号TSTOPを送出していない条件でセットされ、
Ｑ端子からディスク制御装置が動作中であることを示す
BSY信号として“1"を送出する。

又、DMA制御装置３はディスク制御装置６のDMA要求信
号DRQを受信すると、第６図に示す如く、DMA転送開始
信号DSTATをメモリ間転送制御装置４の状態判定回路９
のAND回路13に送出し、デコーダ11に動作装置を通知す
るコード、即ち、ディスク制御装置６であることを示す
WCHを送出する。

このコードWCHは“0"“1"の時のディスク制御装置６
であることを示し、デコーダ11はコードWCHをデコード
すると、“1"をOR回路12を経てAND回路13に送出する。
従って、AND回路13は“1"をフリップフロップ15のＪ端
子に送出し、フリップフロップ15はDMA制御装置３がデ
ータ転送終了を通知する転送終了通知信号TSTOPを送出
していない条件でセットされ、Ｑ端子からディスク制御
装置が動作中であることを示すBSY信号として“1"を送
出する。

メモリ間転送制御装置４の要求発生回路10のマルチプ
レクサ16は、フリップフロップ15が“1"を送出すると、
カウンタ17にセットする計数値を大きな値に切替える。
カウンタ17はセットされた計数値をカウントするとキャ
リー信号TCをフリップフロップ18のＪ端子に送出して、
フリップフロップ18をセットする。

フリップフロップ18はセットされるとDMA要求信号DRQ
をDMA制御信号３に送出し、DMA制御装置３から応答信
号DACKをＫ端子に受信するとリセットされ、カウンタ
17が次に送出すキャリー信号TCによって又セットされ、
DMA要求信号DRQをDMA制御装置３に送出する。

このDMA要求信号DRQの送出間隔は大きな計数値をセ
ットされたカウンタ17とキャリー信号TCの送出間隔とな
るため、メモリ間転送制御装置４の記憶装置２に対する
データ転送速度は低速となる。

ここで、例えばディスク制御装置５のデータ転送が完
了する場合、DMA制御装置３は第６図に示す如く、最後
のデータ転送を行う時DMA転送開始信号DSTATと、動作装
置を通知するコードWCHを送出した後、状態判定回路９
のAND回路14と、ディスク制御装置５及び６に、応答信
号DACKと同時に転送終了を通知する転送終了通知信号
TSTOPを送出する。

AND回路14はデコーダ11がOR回路12を経て“1"を送出
しており、フリップフロップ15も“1"を送出しているた
め、“1"をフリップフロップ15のＫ端子に送出する。従
って、フリップフロップ15はＪ端子とＫ端子が共に“1"
となるため、クロックが入力するとＱ端子から“0"を送
出する。

マルチプレクサ16は“0"が入力すると、カウンタ17に
セットする計数値を小さな値に切替える。従って、カウ
ンタ17は第６図Ｔに示す如く、セットされた小さな計数
値をカウントすると、キャリー信号TCをフリップフロッ
プ18のＪ端子に送出し、フリップフロップ18をセットす
る。

フリップフロップ18はセットされると第６図に示す如
く、DMA要求信号DRQをDMA制御装置３に送出し、DMA制
御装置３から応答信号DACKをＫ端子に受信するとリセ
ットされ、カウンタ17が次に送出するキャリー信号TCに
よって又セットされ、DMA要求信号DRQをDMA制御装置
３に送出する。

このDMA要求信号の送出間隔は小さな計数値をセッ
トされたカウンタ17のキャリー信号TCの送出間隔となる
ため、メモリ間転送制御装置４の記憶装置２に対するデ
ータ転送速度は高速となる。

〔発明が解決しようとする課題〕

上記の方法では、ディスク制御装置５又は６のデータ
転送終了をDMA制御装置３が送出する転送終了通知信号T
STOPがオンとなった時しか検出することが出来ない。こ
の転送終了通知信号TSTOPがオンとなる条件は、DMA制御
装置３に第４図に示す処理装置１から、予めディスク制
御装置５又は６が転送するデータの転送量が指示されて
おり、この転送量を越えた時か、処理装置１からDMA制
御装置３に対し、DMA転送中に停止指示がなされた時の
みである。

DMA転送が終了するのは、上記条件の他にディスク制
御装置５又は６で転送すべきデータが無くなったことを
検出した場合や、データ転送中にディスク制御装置５又
は６が、異常を検出した場合である。このような状態を
ディスク制御装置５や６が検出すると、処理装置１に対
して割込み信号を送出することで通知している。

DMA制御装置３は、ディスク制御装置５又は６から処
理装置１に対する割込み信号で、データ転送が中止され
ても、この状態を検出して転送終了通知信号TSTOPをオ
ンとはしないため、メモリ間転送制御装置４の状態判定
回路９は、処理装置１に対する割込みによるディスク制
御装置５又は６のデータ転送終了を検知出来ず、メモリ
間転送制御装置４自身のデータ転送速度は低速のままと
なって、DMA制御装置３の転送能力を最大限に利用する
ことが出来ないという問題がある。

本発明はこのような問題点に鑑み、処理装置１に対す
る割込みによるディスク制御装置５又は６のデータ転送
終了を推測する手段を設け、フリップフロップ15が送出
するBSY信号をオフとすることで、ディスク制御装置５
又は６のデータ転送が完了したとみなす様にして、DMA
制御装置３の転送能力を最大限利用することを目的とし
ている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

DMA制御装置３はディスク制御装置５と６を制御し
て、記憶装置２と第４図に示すディスク装置７及び８と
の間で、直接メモリアクセスモードで高速にデータの転
送を行う。

メモリ間転送制御装置19は第４図で説明した如く、状
態判定回路９と要求発生回路10を備えており、ディスク
制御装置５及び６が記憶装置２とデータ転送を行う状態
を監視して、その状態に対応して自身のデータ転送速度
を調整している。

状態判定回路９は第６図に示すDMA転送開始信号DSTAT
が入力すると、検出手段27に転送開始信号が入力したこ
とを記憶させる。

タイミング手段26は一定時間経過する毎に、検出手段
27にインターバル信号を送出し、検出手段27はこのイン
ターバル信号を受信すると、前記の転送開始信号が入力
した記憶を消去する。

タイミング手段26が次のインターバル信号を送出した
時、検出手段27は状態判定回路９により、再び転送開始
信号が入力したことを記憶させられていない場合、状態
判定回路９が記憶している転送開始信号の記憶を消去さ
せる。即ち、第６図に示すBSY信号をオフとさせる。

従って、要求発生回路10がDMA制御装置３に送出する
データ転送要求の送出間隔を小さくさせ、高速でデータ
転送を行わせる。

〔作用〕

上記の如く構成することにより、検出手段27はDMA転
送開始信号DSTAT信号と、動作装置を通知するコードWCH
を受付けていないことを、タイミング手段26が送出する
一定時間が経過した時検知し、ディスク制御装置５か６
が転送すべきデータが無くなったか、異常を検出してデ
ータ転送を停止したことを認識することが出来るため、
状態判定回路９の転送開始信号の記憶を消去させること
が可能となる。

従って、要求発生回路10がDMA制御装置３に送出する
データ転送要求の送出間隔を小さくさせ、メモリ間転送
制御装置19に高速でデータ転送を行わせることで、DMA
制御装置３のデータ転送能力を最大限に利用することが
出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図
で、第３図は第２図の動作を説明するタイムチャートで
ある。

第２図において第５図と同一符号は同一機能のものを
示す。DMA制御装置３はディスク制御装置５のDMA要求信
号DRQを受信すると、第３図に示す如く、応答信号DAC
Kを返送すると共に、DMA転送開始DSTATをメモリ間転
送制御装置19のAND回路13に送出し、デコーダ11に動作
装置がディスク制御装置５であることを示すコードWCH
を送出する。

デコーダ11はWCHをデコードしてOR回路12を経て“1"
を送出するため、AND回路13は“1"をフリップフロップ1
5とフリップフロップ25のＪ端子に送出し、第３図に示
す如く、フリップフロップ15はDMA制御装置３が転送終
了通知信号TSTOPを送出していない条件でセットされ、
Ｑ端子からBSY信号として“1"を送出する。同時にフリ
ップフロップ25もセットされて、第３図に示す如く、タ
イマ有効信号TDVALをオンとして“1"を送出する。

インターバルタイマ21は第３図に示す如く、一定時間
毎にインターバル信号TINTをオンとして“1"を送出す
る。従って、AND回路22はインターバル信号TINTと、タ
イマ有効信号TDVALとが共にオンとなったことで、“1"
をフリップフロップ25のＫ端子に送出し、フリップフロ
ップ25はリセットされて第３図に示す如く、タイマ有効
信号TDVALをオフとして“0"を送出する。

例えば、ディスク制御装置６が異常を検出したか、転
送すべきデータが終了して、第３図に示す如く、DMA制
御装置３に対するDMA要求信号DRQを送出しない場合、
DMA制御装置３はDMA転送開始信号DSTATとコードWCHを送
出しないため、フリップフロップ25のＪ端子には、AND
回路13から“1"が入力せず、タイマ有効信号TDVALはオ
フとなったままである。

NOT回路23は“１“をAND回路24に送出しており、イン
ターバルタイマ21が次のインターバル信号TINTをオンと
して“1"を送出すると、第３図に示す如く、AND回路24
は“1"をOR回路20を経てフリップフロップ15のＫ端子に
送出するため、フリップフロップ15は第３図に示す如
く、BSY信号をオフとして“0"をマルチプレクサ16に送
出する。第５図で説明した如くマルチプレクサ16はBSY
信号が“1"の時カウンタ17に大きな計数値をセットし、
BSY信号が“0"の時カウンタ17に小さな計数値をセット
する。

従って、第５図で説明した如く、メモリ間転送制御装
置19はディスク制御装置５がデータ転送中は第３図に示
す如く低速でデータ転送を行い、インターバルタイマ21
が送出する一回のインターバル間隔以内に、次のDMA要
求がDMA制御装置３に入力しない時は、高速でデータ転
送を行う。

ここで、例えばディスク制御装置６が第３図に示す如
く、DMA要求DRQをDMA制御装置に送出した時は、前記
同様にして、メモリ間転送制御装置19はデータ転送速度
を再び低速とする。

本実施例は二つのディスク制御装置5,6に対し、一つ
の状態判別回路９と直接メモリアクセス状態判定回路を
示したが、ディスク制御装置毎に設けても良いことは勿
論である。

〔発明の効果〕

以上説明した如く、本発明はディスク制御装置のデー
タ転送状態を的確に把握し、DMA制御装置の転送能力を
常に最大限に利用することが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例を示す回路のブロック図、第３図は第２の動作を説明するタイムチャート、第４図はシステム構成例を説明するブロック図、第５図は従来の技術を説明するブロック図、第６図は第５図の動作を説明するタイムチャートであ
る。図において、１は処理装置、２は記憶装置、３はDMA制御装置、 4,19はメモリ間転送制御装置、 5,6はディスク制御装置、7,8はディスク装置、９は状態判定回路、10は要求発生回路、 11はデコーダ、12,20はOR回路、 13,14,22,24はAND回路、 15,18,25はフリップフロップ、 16はマルチプレクサ、17はカウンタ、 21はインターバルタイマ、23はNOT回路、 26はタイミング手段、27は検出手段である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者谷川亮直神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開昭59−27334（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】直接メモリアクセスモードにより、記憶装
置との間でデータ転送を行う複数の装置を制御する直接
メモリアクセス制御装置に接続され、前記多数の装置の
直接メモリアクセス動作に対応して、該直接メモリアク
セス制御装置に対するデータ転送要求の送出間隔を切替
える装置において、一定時間経過する度に信号を送出するタイミング手段
と、該タイミング手段が送出する一定時間の間、前記複数の
装置が前記直接メモリアクセス制御装置にデータ転送要
求を送出しなかったことを検出する検出手段とを設け、該検出手段の検出結果に基づき、前記直接メモリアクセ
ス制御装置に対するデータ転送要求の送出間隔を短くさ
せることを特徴とする直接メモリアクセス状態判定回
路。