JPS60142768A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
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- JPS60142768A JPS60142768A JP58246706A JP24670683A JPS60142768A JP S60142768 A JPS60142768 A JP S60142768A JP 58246706 A JP58246706 A JP 58246706A JP 24670683 A JP24670683 A JP 24670683A JP S60142768 A JPS60142768 A JP S60142768A
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- data transfer
- speed
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ転送装置に係り、特にデータを転送する
転送先の装置の状態に応じてそのデータ転送速度を可変
にすることができるデータ転送装置に関する。
転送先の装置の状態に応じてそのデータ転送速度を可変
にすることができるデータ転送装置に関する。
第１図に示す如く、磁気ディスク装置１や磁気テープ装
置２からＣＰＵ３のような上位装置に対しデータを転送
する場合、その中間にデータ転送装置４が配置されてい
る。
置２からＣＰＵ３のような上位装置に対しデータを転送
する場合、その中間にデータ転送装置４が配置されてい
る。
このデータ転送装置４は次の理由で設置されている。
磁気ディスク装置１や磁気テープ装置２のような外部記
憶装置は装置特有のデータ転送速度をもっている。例え
ば磁気テープ装置２はその回転速度と記憶密度の積によ
り定まるデータ転送速度を有し、磁気ディスク装置１も
同様であり、しかもこれらの装置のデータ転送速度は異
なる。一方ＣＰＵ自体もメモリバス幅とかメモリ自体の
速度等によりデータ送受信のための最大速度はハード的
に決定されている。しかもこの最大速度はＣＰＵの設置
により異なる。
憶装置は装置特有のデータ転送速度をもっている。例え
ば磁気テープ装置２はその回転速度と記憶密度の積によ
り定まるデータ転送速度を有し、磁気ディスク装置１も
同様であり、しかもこれらの装置のデータ転送速度は異
なる。一方ＣＰＵ自体もメモリバス幅とかメモリ自体の
速度等によりデータ送受信のための最大速度はハード的
に決定されている。しかもこの最大速度はＣＰＵの設置
により異なる。
いま、第１図に示すＣＰＵ３の上記最大速度が上記外部
記憶装置のデータ転送速度よりも速い場合には、これら
の外部記憶装置をＣＰＵＩと直接データ転送を行うとき
、ＣＰＵ３のチャネル部がこのデータ転送のために長時
間専有されることになりこのチャネル部に接続された他
の装置への対応ができなくなる。それで、データ転送装
置４のバッファ５に１回転送分のデータを、つまり１ブ
ロック分のデータを外部記憶装置から転送しておき、こ
れを高速でＣＰＵ３に転送することが必要となる。
記憶装置のデータ転送速度よりも速い場合には、これら
の外部記憶装置をＣＰＵＩと直接データ転送を行うとき
、ＣＰＵ３のチャネル部がこのデータ転送のために長時
間専有されることになりこのチャネル部に接続された他
の装置への対応ができなくなる。それで、データ転送装
置４のバッファ５に１回転送分のデータを、つまり１ブ
ロック分のデータを外部記憶装置から転送しておき、こ
れを高速でＣＰＵ３に転送することが必要となる。
逆にＣＰＵａ自体の上記最大速度が外部記憶装置のデー
タ転送速度よりも遅い場合には直接両者を接続すること
ができないので、これまたデータ転送装置４のバッファ
５に１回転送分のデータを外部装置から高速で記入させ
、これをＣＰＵ３に応じた速度で転送することが必要と
なる。
タ転送速度よりも遅い場合には直接両者を接続すること
ができないので、これまたデータ転送装置４のバッファ
５に１回転送分のデータを外部装置から高速で記入させ
、これをＣＰＵ３に応じた速度で転送することが必要と
なる。
いずれの場合でもデータ転送装置４を設けてそのバッフ
ァ５に転送データをセットしておくことがデータ転送処
理をスムースに遂行するために必要となる。
ァ５に転送データをセットしておくことがデータ転送処
理をスムースに遂行するために必要となる。
ところで従来のデータ転送装置では、ＣＰＵ３の能力と
外部記憶装置の能力とがマツチングされてシステム適用
されているときでも、ＣＰＵ３が他のチャネル経由のデ
ータ処理のためにオーバーランになりデータ転送装置４
からのデータ転送かて゛きなくなるという欠点があった
。
外部記憶装置の能力とがマツチングされてシステム適用
されているときでも、ＣＰＵ３が他のチャネル経由のデ
ータ処理のためにオーバーランになりデータ転送装置４
からのデータ転送かて゛きなくなるという欠点があった
。
また、第２図に示す如く、データ転送装置４Ａをデータ
処理速度の異なるＣＰＵ３Ａ、３Ｂに接続されていると
き、ＣＰＵ３ＢがＣＰＵ３Ａよりも高速であってもデー
タ転送装置４Ａのデータ転送速度は一定であるため、速
度のおそいＣＰＵ３Ａに対応する速度に選定されている
。このためＣＰＵ３Ｂに対しては不所望な遅い速度でデ
ータ転送しなければならないという欠点があった。
処理速度の異なるＣＰＵ３Ａ、３Ｂに接続されていると
き、ＣＰＵ３ＢがＣＰＵ３Ａよりも高速であってもデー
タ転送装置４Ａのデータ転送速度は一定であるため、速
度のおそいＣＰＵ３Ａに対応する速度に選定されている
。このためＣＰＵ３Ｂに対しては不所望な遅い速度でデ
ータ転送しなければならないという欠点があった。
本発明の目的は、これらの欠点を改善するためオーバー
ランの場合でもデータ転送を可能とし、しかもデータ処
理速度の異なる複数のＣＰＵに接続される場合でも処理
速度の速いＣＰＵに対しては速くデータ転送できるよう
にしたデータ転送装置を提供することである。
ランの場合でもデータ転送を可能とし、しかもデータ処
理速度の異なる複数のＣＰＵに接続される場合でも処理
速度の速いＣＰＵに対しては速くデータ転送できるよう
にしたデータ転送装置を提供することである。
この目的を達成するため、本発明のデータ転送装置では
、上位装置と、外部記憶装置と該上位装置と該外部記憶
装置とにそれぞれ接続され、データバッファに一時格納
されたデータを該上位装置又は該外部記憶装置へ転送す
るデータ転送装置とで構成されるデータ処理システムに
おいて、複数の動作速度のクロックを発生するクロック
発生手段と、該クロック発生手段の発生したクロックを
選択するクロック選択手段とを備え、データ転送時の動
作クロックを切替えることを特徴とする。
、上位装置と、外部記憶装置と該上位装置と該外部記憶
装置とにそれぞれ接続され、データバッファに一時格納
されたデータを該上位装置又は該外部記憶装置へ転送す
るデータ転送装置とで構成されるデータ処理システムに
おいて、複数の動作速度のクロックを発生するクロック
発生手段と、該クロック発生手段の発生したクロックを
選択するクロック選択手段とを備え、データ転送時の動
作クロックを切替えることを特徴とする。
〔発明の実施例〕 ゛
本発明の一実施例を第３図にもとづき説明する。
第３図において、１０は第１クロック発生回路、１１ば
第２クロック発生回路、１２はマルチプレクサ、１３は
クロック切替信号出力部、１４はデータ・バッファ、１
５はアドレス・レジスタ、１６はデータ入力レジスタ、
１７はデータ出力レジスタ、１８はライトイネーブル回
路、１９はデータ転送制御回路、２０はデータ要求信号
出力部、２１は速度制御部、２２は磁気ディスク装置の
如き外部記憶装置である。
第２クロック発生回路、１２はマルチプレクサ、１３は
クロック切替信号出力部、１４はデータ・バッファ、１
５はアドレス・レジスタ、１６はデータ入力レジスタ、
１７はデータ出力レジスタ、１８はライトイネーブル回
路、１９はデータ転送制御回路、２０はデータ要求信号
出力部、２１は速度制御部、２２は磁気ディスク装置の
如き外部記憶装置である。
第１クロック発生回路１０はこのデータ転送装置が使用
されるシステムにおけるデータ転送能力の上限でデータ
転送できるような高速クロックを発生するものであり、
第２クロック発生回路１１はそのシステムに使用可能な
下限の速度でデータ転送を行うことができる低速クロッ
クを発生するものである。マルチプレクサ１２はこれら
の２つのクロック発生回路のうちいずれか一方の発生し
たクロックを選択出力するものであり、クロック切替信
号出力部１３から出力されるクロック切替信号により上
記の選択制御を行う。
されるシステムにおけるデータ転送能力の上限でデータ
転送できるような高速クロックを発生するものであり、
第２クロック発生回路１１はそのシステムに使用可能な
下限の速度でデータ転送を行うことができる低速クロッ
クを発生するものである。マルチプレクサ１２はこれら
の２つのクロック発生回路のうちいずれか一方の発生し
たクロックを選択出力するものであり、クロック切替信
号出力部１３から出力されるクロック切替信号により上
記の選択制御を行う。
データ・バッファ１４はＣＰＵのような上位装置とデー
タ転送を行うときに送出される少なくとも１回分の量の
データが記入されるものであり、１ブロック分以上の大
きさを有する。
タ転送を行うときに送出される少なくとも１回分の量の
データが記入されるものであり、１ブロック分以上の大
きさを有する。
データ転送制御回路１９はデータ転送に際して必要な各
種制御を行うものであって、例えばＣＰＵに対してデー
タ要求信号ＲＥＱを出力して、送信データまたは受信デ
ータの送信または受信を要求するものである。
種制御を行うものであって、例えばＣＰＵに対してデー
タ要求信号ＲＥＱを出力して、送信データまたは受信デ
ータの送信または受信を要求するものである。
速度制御部２１はデータ転送速度を制御するためのクロ
ック制御を行うものであって、ＣＰＵからのデータ転送
速度指示コマンドを解読するコマンド解読回路２１−１
、ＣＰＵからの信号線による速度指示信号を受信する信
号線受信回路２１−２、データ転送装置に設けた設定ピ
ンに対して付与される速度切替信号を検出するビン検出
回路２１−３等を有するものである。
ック制御を行うものであって、ＣＰＵからのデータ転送
速度指示コマンドを解読するコマンド解読回路２１−１
、ＣＰＵからの信号線による速度指示信号を受信する信
号線受信回路２１−２、データ転送装置に設けた設定ピ
ンに対して付与される速度切替信号を検出するビン検出
回路２１−３等を有するものである。
（１）通常は、第３図のデータ転送装置は、自己の内蔵
するマイクロプログラムで指示された高速クロック制御
を行うため、速度制御部２１は「１」を出力し、これに
よりクロック切替信号出力部１３も「１」を出力するの
で、マルチプレクサ１２は第１クロック発生回路１０よ
り出力される高速のクロックを出力し、これによりデー
タ転送制御回路１９、データ要求信号出力部２０、アド
レス・レジスタ１５、データ入力レジスタ１６、データ
出力レジスタ１７、ライトイネーブル回路１８等が制御
され、例えば外部記憶装置２２がら転送されてデータ・
バッファ１４に保持されているデータが高速度でデータ
出力レジスタ１７を経由してデータバスより上位装置で
ある例えばｃＰＵに転送されることになる。
するマイクロプログラムで指示された高速クロック制御
を行うため、速度制御部２１は「１」を出力し、これに
よりクロック切替信号出力部１３も「１」を出力するの
で、マルチプレクサ１２は第１クロック発生回路１０よ
り出力される高速のクロックを出力し、これによりデー
タ転送制御回路１９、データ要求信号出力部２０、アド
レス・レジスタ１５、データ入力レジスタ１６、データ
出力レジスタ１７、ライトイネーブル回路１８等が制御
され、例えば外部記憶装置２２がら転送されてデータ・
バッファ１４に保持されているデータが高速度でデータ
出力レジスタ１７を経由してデータバスより上位装置で
ある例えばｃＰＵに転送されることになる。
ところが、データ転送に際して、データ転送装置からデ
ータ要求信号ＲＥＱを上位装置のＣＰＵに送出したにも
かかわらず、規定時間内にこのＣＰＵよりデータ転送を
許可する許可信号ＡＣＫが返送されて来ないとき、速度
制御部２１はＣＰＵがオーバー・ラン状態にあるものと
判断し、今度はｒＯＪを出力する。これに応じてクロッ
ク切替信号出力部１３も「０」を出力するので、マルチ
プレクサ１２は第２クロック発生回路１１から出力され
る低速度のクロックを出力することになるので、データ
転送装置はこの低速度クロックにより制御される。この
ため今度はデータオーバーランが発生した後のコマンド
のりトライ時に転送レートが低くなり、データバッファ
１４に保持されていたデータは低速度でＣＰＵに送出さ
れるので、ＣＰＵはこれを受信して処理を行うことが可
能となる。
ータ要求信号ＲＥＱを上位装置のＣＰＵに送出したにも
かかわらず、規定時間内にこのＣＰＵよりデータ転送を
許可する許可信号ＡＣＫが返送されて来ないとき、速度
制御部２１はＣＰＵがオーバー・ラン状態にあるものと
判断し、今度はｒＯＪを出力する。これに応じてクロッ
ク切替信号出力部１３も「０」を出力するので、マルチ
プレクサ１２は第２クロック発生回路１１から出力され
る低速度のクロックを出力することになるので、データ
転送装置はこの低速度クロックにより制御される。この
ため今度はデータオーバーランが発生した後のコマンド
のりトライ時に転送レートが低くなり、データバッファ
１４に保持されていたデータは低速度でＣＰＵに送出さ
れるので、ＣＰＵはこれを受信して処理を行うことが可
能となる。
（２）このクロック切替はＣＰＵからのコマンドによっ
ても制御できる。データ転送速度をＣＰＵのような上位
装置からのコマンドで切替える場合には、Ｓｅｔ Ｈｉ
ｇｈ ５ｐｅｅｄ ＤａｔａＴｒａｎｓｆｅｒ Ｃｏｍ
ｍａｎｄ（ＳＨ３ＤＴＣ）と、Ｓｅｔ Ｌｏｗ ５ｐｅ
ｅｄ Ｄａｔａ Ｔｒａｎｓｆｅｒ Ｃｏｍｍａｎｄ（
ＳＬＳＤＴＣ）を定義すればよい。上記コマンドが発信
されると、コマンド解読回路２１−１はこれを解読して
５Ｈ３ＤＴＣなら「１」を、５ＬＳＤＴＣならｒＯＪを
速度制御部２１が出力するので、これにもとづきデータ
転送の高速、低速制御を行うことができる。勿論コマン
ド解読結果でマイクロプログラム等によりクロック切替
を行うこともできる。
ても制御できる。データ転送速度をＣＰＵのような上位
装置からのコマンドで切替える場合には、Ｓｅｔ Ｈｉ
ｇｈ ５ｐｅｅｄ ＤａｔａＴｒａｎｓｆｅｒ Ｃｏｍ
ｍａｎｄ（ＳＨ３ＤＴＣ）と、Ｓｅｔ Ｌｏｗ ５ｐｅ
ｅｄ Ｄａｔａ Ｔｒａｎｓｆｅｒ Ｃｏｍｍａｎｄ（
ＳＬＳＤＴＣ）を定義すればよい。上記コマンドが発信
されると、コマンド解読回路２１−１はこれを解読して
５Ｈ３ＤＴＣなら「１」を、５ＬＳＤＴＣならｒＯＪを
速度制御部２１が出力するので、これにもとづきデータ
転送の高速、低速制御を行うことができる。勿論コマン
ド解読結果でマイクロプログラム等によりクロック切替
を行うこともできる。
（３）またデータ転送速度を上位装置からの信号線で切
替制御することもできる。この場合、インタフエース信
号線をクロック切替信号とデータ転送に矛盾が生じない
タイミングで結合する手段が必要になるが、信号線受信
回路２１−２によりこの上位装置からの切替制御信号を
受信して、これに応じて速度制御部２１から「１」、ｒ
ＯＪを出力制御すればよい。インタフェース信号線でク
ロックを切替える場合、１ブロツクの転送中でも上位装
置の都合で自由に転送レートを設定できる。
替制御することもできる。この場合、インタフエース信
号線をクロック切替信号とデータ転送に矛盾が生じない
タイミングで結合する手段が必要になるが、信号線受信
回路２１−２によりこの上位装置からの切替制御信号を
受信して、これに応じて速度制御部２１から「１」、ｒ
ＯＪを出力制御すればよい。インタフェース信号線でク
ロックを切替える場合、１ブロツクの転送中でも上位装
置の都合で自由に転送レートを設定できる。
（４）またデータ転送装置に設定ピンを設けて装置設定
時にこの設定ピンによりピン検出回路２１−３から特定
の信号を出方させ、これにもとづき速度制御部２１から
「１」またはｒＯＪを固定出力させることもできる。
時にこの設定ピンによりピン検出回路２１−３から特定
の信号を出方させ、これにもとづき速度制御部２１から
「１」またはｒＯＪを固定出力させることもできる。
なお、上記説明はクロックモードを高・低の２種類に限
定した例について行ったが、勿論本発明はこれのみでは
なく、２以上の複数ステップで速度切替を設定すること
ができる。
定した例について行ったが、勿論本発明はこれのみでは
なく、２以上の複数ステップで速度切替を設定すること
ができる。
また動作速度の異なる上位装置と接続される場合には、
上位装置からの信号等により相手に合った速度でデータ
転送を行うことができる。
上位装置からの信号等により相手に合った速度でデータ
転送を行うことができる。
０
〔発明の効果〕
本発明によればデータ転送装置の動作クロックを、その
ときの上位装置の状態に応じて適宜切替えてそのときの
システム環境に最適な状態でデータ転送を行うことがで
きるので、データ処理効率を向上することができる。
ときの上位装置の状態に応じて適宜切替えてそのときの
システム環境に最適な状態でデータ転送を行うことがで
きるので、データ処理効率を向上することができる。
第１図は従来のデータ転送装置の説明図、第２図は動作
速度の異なるＣＰＵと接続されたデータ転送装置の説明
図、第３図は本発明の一実施例構成図である。 図中、１は磁気ディスク装置、２は磁器テープ装置、３
はＣＰＵ、４はデータ転送装置、５はバッファ、１０は
第１クロック発生回路、１１は第２クロック発生回路、
１２はマルチプレクサ、１３はクロック切替信号出力部
、１４はデータ・バッファ、１５はアドレス・レジスタ
、１６はデータ入力レジスタ、１７はデータ出力レジス
タ、１８はライＩ・イネーブル回路、１９はデータ転送
１ 制御回路、２０はデータ要求信号出力部、２１は速度制
御部、２２は外部記憶装置を示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 ２
速度の異なるＣＰＵと接続されたデータ転送装置の説明
図、第３図は本発明の一実施例構成図である。 図中、１は磁気ディスク装置、２は磁器テープ装置、３
はＣＰＵ、４はデータ転送装置、５はバッファ、１０は
第１クロック発生回路、１１は第２クロック発生回路、
１２はマルチプレクサ、１３はクロック切替信号出力部
、１４はデータ・バッファ、１５はアドレス・レジスタ
、１６はデータ入力レジスタ、１７はデータ出力レジス
タ、１８はライＩ・イネーブル回路、１９はデータ転送
１ 制御回路、２０はデータ要求信号出力部、２１は速度制
御部、２２は外部記憶装置を示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 ２
Claims (1)
- 上位装置と、外部記憶装置と該上位装置と該外部記憶装
置とにそれぞれ接続され、データバッファに一時格納さ
れたデータを該上位装置又は該外部記憶装置へ転送する
データ転送装置とで構成されるデータ処理システムにお
いて、複数の動作速度のクロックを発生するクロック発
生手段と、該クロック発生手段の発生したクロックを選
択するクロック選択手段とを備え、データ転送時の動作
クロックを切替えることを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246706A JPH0642227B2 (ja) | 1983-12-29 | 1983-12-29 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246706A JPH0642227B2 (ja) | 1983-12-29 | 1983-12-29 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142768A true JPS60142768A (ja) | 1985-07-27 |
| JPH0642227B2 JPH0642227B2 (ja) | 1994-06-01 |
Family
ID=17152421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246706A Expired - Lifetime JPH0642227B2 (ja) | 1983-12-29 | 1983-12-29 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642227B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD680329S1 (en) | 2012-06-19 | 2013-04-23 | Bajer Design & Marketing, Inc. | Collapsible structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099648A (ja) * | 1973-12-30 | 1975-08-07 | ||
| JPS5266346A (en) * | 1975-11-29 | 1977-06-01 | Tokyo Electric Co Ltd | Synch. clock control of microcomputer system |
-
1983
- 1983-12-29 JP JP58246706A patent/JPH0642227B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099648A (ja) * | 1973-12-30 | 1975-08-07 | ||
| JPS5266346A (en) * | 1975-11-29 | 1977-06-01 | Tokyo Electric Co Ltd | Synch. clock control of microcomputer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642227B2 (ja) | 1994-06-01 |
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