JPS6113845A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS6113845A JPS6113845A JP59134319A JP13431984A JPS6113845A JP S6113845 A JPS6113845 A JP S6113845A JP 59134319 A JP59134319 A JP 59134319A JP 13431984 A JP13431984 A JP 13431984A JP S6113845 A JPS6113845 A JP S6113845A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- line
- circuit
- communication control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はデータ通信処理システムにおける通信制御装置
に関する。
に関する。
（従来技術）
従来のこの種の通信制御装置例えばＨＤＬＣ方式を採用
した装置においては、１フレームの送受信動作が終了す
る毎にあるいは異常が検出される毎に、内部のマイクロ
プロセッサ回路に割込みがかかシ、この割込みの検出に
応答して、割込みを発生した回線を収容した回線接続部
の該当する割込みステータスレジスタを読み出している
。このため、特に通信制御装置の内部バスと整合しない
（完全に適合しない）市販の汎用通信制御ＬＳＩ（大規
模集積回路）を使用して回線接続部を構成すると、この
ＬＳＩ内の割込みステータスレジスタのｄ出しに多くの
時間を要しく最低でも、回線選択に１マシンサイクル、
ＬｆＳＩ内のレジスタ選択に１マシンサイクル、選択さ
れたレジスタの読出しに１マシンサイクルの合計３マシ
ンサイクルを要する）、通信処理システム全体の処理効
率の（発明の目的） 本発明の目的は上述の欠点を除去した通信制御装置を提
供することにある。
した装置においては、１フレームの送受信動作が終了す
る毎にあるいは異常が検出される毎に、内部のマイクロ
プロセッサ回路に割込みがかかシ、この割込みの検出に
応答して、割込みを発生した回線を収容した回線接続部
の該当する割込みステータスレジスタを読み出している
。このため、特に通信制御装置の内部バスと整合しない
（完全に適合しない）市販の汎用通信制御ＬＳＩ（大規
模集積回路）を使用して回線接続部を構成すると、この
ＬＳＩ内の割込みステータスレジスタのｄ出しに多くの
時間を要しく最低でも、回線選択に１マシンサイクル、
ＬｆＳＩ内のレジスタ選択に１マシンサイクル、選択さ
れたレジスタの読出しに１マシンサイクルの合計３マシ
ンサイクルを要する）、通信処理システム全体の処理効
率の（発明の目的） 本発明の目的は上述の欠点を除去した通信制御装置を提
供することにある。
（発明の構成）
本発明の装置は、上位装置とのインタフェース部と送信
データ格納領域および受信データ格納領域を含む記憶部
と割込み要求を受付は該割込み要求に対応する割込み処
理を行なう処理部とそれぞれ複数の回線を接続した複数
の回線接続部とを有する通信制御装置において、各前記
回線接続部が、割込み事象の発生に応答して前記処理部
に対する割込み要求、を発生する割込み要求発生手段と
、接続された前記複数の回線と一対一対応に設けられ割
込み事象の発生に応答して該割込み事象の種類に対応し
た割込ステータス情報が格納される複数の第１の割込み
ステータス格納手段と、割込み事象の発生に応答して前
記割込みステータス情報が格納された前記第１の割込み
ステータス格納手段の内容を格納した少なくとも１つの
第２の割込みステータス格納手段とを備え、割込み処理
動作時には該第２の割込ステータス格納手段の内容を前
記割込みステータス情報として前記処理部に転送する。
データ格納領域および受信データ格納領域を含む記憶部
と割込み要求を受付は該割込み要求に対応する割込み処
理を行なう処理部とそれぞれ複数の回線を接続した複数
の回線接続部とを有する通信制御装置において、各前記
回線接続部が、割込み事象の発生に応答して前記処理部
に対する割込み要求、を発生する割込み要求発生手段と
、接続された前記複数の回線と一対一対応に設けられ割
込み事象の発生に応答して該割込み事象の種類に対応し
た割込ステータス情報が格納される複数の第１の割込み
ステータス格納手段と、割込み事象の発生に応答して前
記割込みステータス情報が格納された前記第１の割込み
ステータス格納手段の内容を格納した少なくとも１つの
第２の割込みステータス格納手段とを備え、割込み処理
動作時には該第２の割込ステータス格納手段の内容を前
記割込みステータス情報として前記処理部に転送する。
（実施例）
第１図は本発明に用いるシステムを示すブロックである
。
。
本システムは、上位装置１と、上位装置１と複数の上位
装置インタフェース線１００を介して接続された通信制
御装置２とから構成される装置２は、共通制御部３と、
共通バス線２００を介して制御部３と接続された複数の
回線接続部４−１゜・・・・・・＋４ （” １）
、４ ｎ（ｎは整数）とを含む。
装置インタフェース線１００を介して接続された通信制
御装置２とから構成される装置２は、共通制御部３と、
共通バス線２００を介して制御部３と接続された複数の
回線接続部４−１゜・・・・・・＋４ （” １）
、４ ｎ（ｎは整数）とを含む。
第１図の共通制御部３の内部の詳細を示す第２図を参照
すると、共通制御部３は、マイクロプロセッサ回路５と
、上位装置インタフェース回路６と、メインメモリ回路
７とを含む。
すると、共通制御部３は、マイクロプロセッサ回路５と
、上位装置インタフェース回路６と、メインメモリ回路
７とを含む。
第１図の各回線接続部４−１．・・・・・；４−（ｎ−
１）。
１）。
４−ｎの内部の詳細すなわち本発明の一実施例を示す第
３図を参照すると、各回線接続部は、２回線まで制御可
能な通信制御回路８と、共通バス線２００を介してバス
動作の制御を行なうバスインタフェース制御回路９と、
通信制御回路８に含まれる２つの回線制御部（図示誓ず
）の一方を選択する回線選択回路１０と、通信制御回路
８に含まれる割込みステータスレジスタの内容を格納す
るための割込みステータス格納レジスタ１１と、通信制
御回路８ＦＦ３の前記２つの回線制御回路からの割込み
要求を受付けて処理できる割込回路１２と、回線インタ
フェース回路１３と１回線インタフェース回路１４と、
制御信号線３０１，３０２，３０３゜３０４．３０５，
３０６，３０７，３０８，３０９，４０１゜４０２．４
０３および４０４とを含んでいる。これら制御信号線は
少なくとも１本の信号線からなシ、情報信号も伝送する
。通信制御回路８は、２回線分を独立に制御可能であＪ
、ＣＲＣ演算部と、シリアル／パラレル変換部と、オー
バラン／アンダーラン等のエラー検出部と、同期確立／
解放部と、各回線の終了割込ステータス情報およびエラ
ー割込ステータス情報等を格納するよう回線対応に設け
た複数の割込みステータスレジスタとを含む。
３図を参照すると、各回線接続部は、２回線まで制御可
能な通信制御回路８と、共通バス線２００を介してバス
動作の制御を行なうバスインタフェース制御回路９と、
通信制御回路８に含まれる２つの回線制御部（図示誓ず
）の一方を選択する回線選択回路１０と、通信制御回路
８に含まれる割込みステータスレジスタの内容を格納す
るための割込みステータス格納レジスタ１１と、通信制
御回路８ＦＦ３の前記２つの回線制御回路からの割込み
要求を受付けて処理できる割込回路１２と、回線インタ
フェース回路１３と１回線インタフェース回路１４と、
制御信号線３０１，３０２，３０３゜３０４．３０５，
３０６，３０７，３０８，３０９，４０１゜４０２．４
０３および４０４とを含んでいる。これら制御信号線は
少なくとも１本の信号線からなシ、情報信号も伝送する
。通信制御回路８は、２回線分を独立に制御可能であＪ
、ＣＲＣ演算部と、シリアル／パラレル変換部と、オー
バラン／アンダーラン等のエラー検出部と、同期確立／
解放部と、各回線の終了割込ステータス情報およびエラ
ー割込ステータス情報等を格納するよう回線対応に設け
た複数の割込みステータスレジスタとを含む。
さらに、通信制御回路８は、プログラム制御で動作し、
種々の通信動作モードで動作可能である。
種々の通信動作モードで動作可能である。
これら通信動作モードは、共通制御部３内のメインメモ
リ回路７内に格納されている通信制御プログラムに基づ
いて設定されるが、その指示は上位装置１から発行され
る。回路８としては、日本電気製のマイクロプロトコル
シリアルコントロ２μＰＤ７２０１や同社製の通信制御
プロセッサＮ ９０３５−６０がある。バスインタフェ
ース制御回路９は、共通バス線２００と通信制御回路８
との間に接続され、共通バス線２０００制御動作と通信
制御回路８の制御動作との時間的タイミングの整合をと
ることが主な機能であるが、通信制御回路８内の割込ス
テータスレジスタ内の情報を読出すための読出し制御部
および送受信データを一時的に格納するデータバッファ
部等をも含んでいる。回線選択回路１０は、通信制御回
路８内の前記２つの回線制御部のうちの一方を選択する
。割込みステータス格納レジスタ１１は、通信制御回路
８内の前記２つの回線制御部のうちのニガの割込みステ
ータスレジスタの内容と同一の情報をｌ格納するために
設けである。２つの回線制御部から割込みが同時に発生
したときには、通信制御回路８内の優先順位決定部によ
シ一方が優先され、他方の回線制御部の処理は待たされ
る。割込回Ｐ＆１２は、通信制御回路８内から発生する
割込みを制御信号線３０８を介して受付け、共通制御部
３内のマイクロプロセッサ回路５に通知する。この回路
１２はどちらの回線制御部から割込みが発生したかを区
別１するために割込回線番号を格納する割込回線番号格
納部を含む。回線インタフェース回ｐｒ１３および１４
は、例えば、送信データ線、受信データ線およびその他
回線制御線を収容する。
リ回路７内に格納されている通信制御プログラムに基づ
いて設定されるが、その指示は上位装置１から発行され
る。回路８としては、日本電気製のマイクロプロトコル
シリアルコントロ２μＰＤ７２０１や同社製の通信制御
プロセッサＮ ９０３５−６０がある。バスインタフェ
ース制御回路９は、共通バス線２００と通信制御回路８
との間に接続され、共通バス線２０００制御動作と通信
制御回路８の制御動作との時間的タイミングの整合をと
ることが主な機能であるが、通信制御回路８内の割込ス
テータスレジスタ内の情報を読出すための読出し制御部
および送受信データを一時的に格納するデータバッファ
部等をも含んでいる。回線選択回路１０は、通信制御回
路８内の前記２つの回線制御部のうちの一方を選択する
。割込みステータス格納レジスタ１１は、通信制御回路
８内の前記２つの回線制御部のうちのニガの割込みステ
ータスレジスタの内容と同一の情報をｌ格納するために
設けである。２つの回線制御部から割込みが同時に発生
したときには、通信制御回路８内の優先順位決定部によ
シ一方が優先され、他方の回線制御部の処理は待たされ
る。割込回Ｐ＆１２は、通信制御回路８内から発生する
割込みを制御信号線３０８を介して受付け、共通制御部
３内のマイクロプロセッサ回路５に通知する。この回路
１２はどちらの回線制御部から割込みが発生したかを区
別１するために割込回線番号を格納する割込回線番号格
納部を含む。回線インタフェース回ｐｒ１３および１４
は、例えば、送信データ線、受信データ線およびその他
回線制御線を収容する。
送信データは、上位装置１から上位装置インタフェース
線１００を介して上位装置インタフェース回路６に送ら
れ、−担、メインメモリ回路７内の送信データバッファ
領域に格納されたあと所望の回線接続部の所望の回線に
送出される。受信データは、相手端末装置（図示せず）
から通信回線および回線接続部を介してメイン・メモリ
回路７内の受信データバッファ領域に、−担、蓄積され
たあと上位装置インタフェース回路６および上位装置イ
ンタフェース線１００を介して上位装置に転送される。
線１００を介して上位装置インタフェース回路６に送ら
れ、−担、メインメモリ回路７内の送信データバッファ
領域に格納されたあと所望の回線接続部の所望の回線に
送出される。受信データは、相手端末装置（図示せず）
から通信回線および回線接続部を介してメイン・メモリ
回路７内の受信データバッファ領域に、−担、蓄積され
たあと上位装置インタフェース回路６および上位装置イ
ンタフェース線１００を介して上位装置に転送される。
上位装置１と相手端末装置との間のデータの送受信は例
えば１フレ一ム単位で実行される。割込みの種類として
は、エラーが発生せずに１フレームの送受信動作が終了
したときに発生する終了割込みや工２−発生によシフレ
ームの途中で発生するエラー割込み等がある。該当回線
の割込み発生原因を識別するだめの情報は、割込み発生
時点で、通信制御回路８内の回線対応に設けた複数の割
込みステータスレジスタのうちの該当するレジスタに格
納される。このあと、割込みの発生が割込回路１２を介
してマイクロプロセッサ回路５に通知さ゛れるとともに
該当する割込みステータスレジスタの内容および割込回
線番号が制御信号線３０４を介して割込みステータス格
納レジスタ１１内に転送される。割込みステータス格納
レジスタ１１を備えていない従来構成では、マイクロプ
ロセッサ回路５が割込みの発生を通知されてから通信制
御回路８の該当する回線制御部の該当する割込みステー
タスレジスタをアクセスして内容をバス２００に読出す
ためには、バスインタフェースの時間タイミング上、複
数のマシンサイクルを要する。すなわち、最低でも、回
線選択のために１マシンサイクル、通信制御回路８内の
割込みステータスレジスタの選択のために１マシンサイ
クルおよび選択されたレジスタの内容の読出しのために
１マシンサイクル必要である。一方、本実施例では、通
信制御回路８対応に設けた割込みナステータス格納レジ
スタ１１をアクセスする構成でめるため、レジスタ１１
の内容をバス２００に読み出すためには１マシンサイク
ルで十分である。
えば１フレ一ム単位で実行される。割込みの種類として
は、エラーが発生せずに１フレームの送受信動作が終了
したときに発生する終了割込みや工２−発生によシフレ
ームの途中で発生するエラー割込み等がある。該当回線
の割込み発生原因を識別するだめの情報は、割込み発生
時点で、通信制御回路８内の回線対応に設けた複数の割
込みステータスレジスタのうちの該当するレジスタに格
納される。このあと、割込みの発生が割込回路１２を介
してマイクロプロセッサ回路５に通知さ゛れるとともに
該当する割込みステータスレジスタの内容および割込回
線番号が制御信号線３０４を介して割込みステータス格
納レジスタ１１内に転送される。割込みステータス格納
レジスタ１１を備えていない従来構成では、マイクロプ
ロセッサ回路５が割込みの発生を通知されてから通信制
御回路８の該当する回線制御部の該当する割込みステー
タスレジスタをアクセスして内容をバス２００に読出す
ためには、バスインタフェースの時間タイミング上、複
数のマシンサイクルを要する。すなわち、最低でも、回
線選択のために１マシンサイクル、通信制御回路８内の
割込みステータスレジスタの選択のために１マシンサイ
クルおよび選択されたレジスタの内容の読出しのために
１マシンサイクル必要である。一方、本実施例では、通
信制御回路８対応に設けた割込みナステータス格納レジ
スタ１１をアクセスする構成でめるため、レジスタ１１
の内容をバス２００に読み出すためには１マシンサイク
ルで十分である。
（発明の効果）
以上声発明には、通信処理システム全体の処理効率の向
上を達成できるという効果がある。
上を達成できるという効果がある。
第３図は本発明の一実施例を示すブロック図である。
図において、１・・・・・・上位装置、２・・・・・・
通信制御装置、３・・・・・・共通制御部、４−１．・
・・＋４−（ｎ−１）。 ４−ｎ・・・・・・回線接続部、５・・・・・・マイク
ロプロセッサ回路、６・・・・・・上位装置インタフェ
ース回路、７・・・・・・メインメモリ回路、８・−・
・・・通信制御回路、９・・・−・・バスインタフェー
ス制御回路、１ｏ・・・・・・回線選択回路、１１・・
・・・・割込みステータス格納レジスタ、１２・・・・
・−割込回路、１３．１４・・・・・・回線インタフェ
ース回路、１００・・・・・・上位装置インタフェース
線、２００・・・・・・共通バス線、３０１，３０２，
３０３３０４．３０５，３０６，３０７，３０８，３０
９・・・・・・制御信号線。 事 １ 図
通信制御装置、３・・・・・・共通制御部、４−１．・
・・＋４−（ｎ−１）。 ４−ｎ・・・・・・回線接続部、５・・・・・・マイク
ロプロセッサ回路、６・・・・・・上位装置インタフェ
ース回路、７・・・・・・メインメモリ回路、８・−・
・・・通信制御回路、９・・・−・・バスインタフェー
ス制御回路、１ｏ・・・・・・回線選択回路、１１・・
・・・・割込みステータス格納レジスタ、１２・・・・
・−割込回路、１３．１４・・・・・・回線インタフェ
ース回路、１００・・・・・・上位装置インタフェース
線、２００・・・・・・共通バス線、３０１，３０２，
３０３３０４．３０５，３０６，３０７，３０８，３０
９・・・・・・制御信号線。 事 １ 図
Claims (1)
- 上位装置とのインタフェース部と送信データ格納領域お
よび受信データ格納領域を含む記憶部と割込み要求を受
付け該割込み要求に対応する割込み処理を行なう処理部
とそれぞれ複数の回線を接続した複数の回線接続部とを
有する通信制御装置において、各前記回線接続部が、割
込み事象の発生に応答して前記処理部に対する割込み要
求を発生する割込み要求発生手段と、接続された前記複
数の回線と一対一対応に設けられ割込み事象の発生に応
答して該割込み事象の種類に対応した割込ステータス情
報が格納される複数の第１の割込みステータス格納手段
と、割込み事象の発生に応答して前記割込みステータス
情報が格納された前記第１の割込みステータス格納手段
の内容を格納した少なくとも１つの第２の割込みステー
タス格納手段とを備え、割込み処理動作時には該第２の
割込みステータス格納手段の内容を前記割込みステータ
ス情報として前記処理部に転送することを特徴とする通
信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134319A JPS6113845A (ja) | 1984-06-29 | 1984-06-29 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134319A JPS6113845A (ja) | 1984-06-29 | 1984-06-29 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6113845A true JPS6113845A (ja) | 1986-01-22 |
Family
ID=15125522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134319A Pending JPS6113845A (ja) | 1984-06-29 | 1984-06-29 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7037477B2 (en) | 2001-03-30 | 2006-05-02 | Ngk Insulators | Silicon carbide-based porous material and process for production thereof |
-
1984
- 1984-06-29 JP JP59134319A patent/JPS6113845A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7037477B2 (en) | 2001-03-30 | 2006-05-02 | Ngk Insulators | Silicon carbide-based porous material and process for production thereof |
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