JPS63219248A - パケツト中継・転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パケットのデータ受信処理とヘッダ処理を
同時に行なうと共に、パケット送信処理を並列して行な
うパケット中継・転送装置に関するものである。

［従来の技術］ 第３図は従来のパケット中継・転送装置の構成を示すブ
ロック図である。図において、（１）　は中央処理装置
（以降ｃｐｕと略記する）、（２）は受信制御回路（以
降Ｒｘと略記する）、（３）は送信制御回路（以降ＴＸ
と略記する）、（４）は送受信データを格納するバッフ
ァメモリ（以降ＭＥＭと略記する）　、（５）　ＭＥＩ
ＩＩ（４）とＲＸ　（２）間またはｌｉｌＥＭ　（４）
とＴｘ（３）間のデータの読み書きを制御するＤＭＡ　
（Ｄｉｒｅｃｔｍｅｍｏｒｙ　ａｃｃｅｓｓ）回路（以
降ＤＭＡと略記する）である。

第４図、第５図はパケットの受信開始より送信までの時
間的流れを示すタイムチャートである。

次に上記構成に基づいて従来装置の動作を説明する。

受信したデータ（第４図（ａ））は、ＲＸ（２）からＤ
ＭＡ（５）によってＭＥＭ　（４）に書き込まれる（第
４図（ｂ））。ＲＸ　（２）は１つのパケットを正常に
受信すると、ＣＰＩＩ　（１）に対１ノで受信完了を通
知する。以後、ＣＰＵ　（１）はＭＥＭ　（４）に格納
された受信パケットのヘッダを解析し、その内容に従う
各処理を実行し、新たなヘッダを作成し、ＤＭＡ（５）
を介してＴｘ　（３）　に対し送信起動をおこう（第４
図（Ｃ））。ＴＸ　（３）はＤＭＡ（５）によってＭＥ
Ｍ　（４）から読み出されるデータを順次送信すること
によってパケットが送信される。

しかして、第４図（Ｃ）　に示される如＜　ＭＥＭ（４
）からＴｘ（３）へのデータ転送に至るまでの間にヘッ
ダ処理の為の遅延が生じる。また、第５図に示される如
く、データ部受信中に、ヘッダの処理を行なった場合、
ＭＥＮ　（４）に１パケット格納完了時間後に、新たな
ヘッダが付加されたパケットの送信過程に入る。

［発明が解決しようとする問題点コ 従来のパケット中継・転送装置は以上のように構成され
ているので、１つのパケットを完全にＲ。

（２）で受信した後でなくては、ヘッダ処理過程に入れ
ず、その為パケット受信開始から送信するまでの間に遅
延時間が発生し、従って該遅延時間の発生により中継・
転送の段数が多くなると、増々遅延が増大するといった
問題点があった。

この発明は上記の問題点を解消するためになされたもの
で、パケットの中継・転送時に発生する遅延を小さくし
、高速のパケット中継・転送装置を得ることを目的とす
る。

［問題点を解決するための手段］ この発明に係るパケット中継・転送装置は、受信制御回
路にパケットのヘッダ検出機能を付加しヘッダ検出時に
通知信号を中央処理装置へ送出してヘッダ解析を促すと
同時に、データ部を上記中央処理装置を介してデータ送
信用の記憶部へ格納し、該中央処理装置がヘッダ解析結
果に基づいて生成した新ヘッダを送信制御回路に移送と
共に、上記データ部をも送信制御回路へ移送しパケット
を転送するものである。

［作用コ この発明における受信制御回路は、ヘッダを検出し該ヘ
ッダの解析を中央処理装置に促し、新ヘッダの生成中に
、パケットのデータ部をデータ送信用の記憶部へ転送し
、その後、中央処理装置による新ヘッダの送信制御回路
への移送と同時に、データ部を送信制御回路へ移送と同
時に、データ部を送信制御回路へ移送しパケットを転送
するように構成されている為、ヘッダ処理と同時にデー
タ受信処理を行ない、更にパケット送信処理を並列して
行なうのでパケットの高速転送がなされる。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図において（１）はＣＰＵ　、　　（２ａ）はヘッダ検
出機能を有する受信制御回路（Ｒｘ）、（３ａ）はへラ
ダ送出機能を有する送信制御回路（ＴＸ）、（４）はバ
ッファメモリ（ＭＥＭ）　、（５）はＤＭＡ回路（ＤＭ
Ａ）　、（６ａ）は送信データ用ＦＩＦＯ（ＦＩＦＯ）
　　である。

また、第２図はパケットの受信開始から、送信までの時
間的な流れを示す。

次に動作について説明する。ＲＸ（２ａ）は、パケット
の受信を開始すると、ＤＭＡ　（５）を介してパケット
をＭＥＭ（４）　）に格納する。このとき、Ｒｘ（２ａ
）はパケット中のヘッダを検出するとｃｐｕ（１）に通
知する。以後、Ｒｘ（２ａ）はデータ部を受信すると、
ＤＭＡ　（５）を介してＭＥＭ　（４）に格納すると同
時に、ＦＩＦＯ（６）に対しても、同じデータをＤＭＡ
　（５）によって書き込む。１つのパケットを正常に受
信し終るとその旨ｃｐｕ　（１）に通知し、次のパケッ
トの受信に備える。このときのＭＥＭ　（４）に格納さ
れたパケットは再送等の為のもので、これが直接送信さ
れることはない。ＣＰＵ　（１）は、常に装置全体を管
理しているもので、Ｒｘ（２ａ）からのヘッダ検出通知
を受けると、該当するヘッダの解析処理を実行し、必要
な各処理を施して新たなヘッダを作成後、これをＴｘ（
３ａ）のヘッダ送出機能に設定する。

Ｔｘ（３ａ）は、ＣＰＵ　（１）がヘッダ部をヘッダ送
出機能に設定したことを認識するとパケットの送出を開
始する。そしてＴ、、（３ａｌに設定されたヘッダ部の
送出に引き続いて、ＲＸ　（２ａ）からＤＭＡ　（５）
を介してＦＩＦＯ（６）に書き込まれたデータ部を順次
Ｔ）（（３ａ）に送出し、受信の正常終了を確認後、Ｆ
ＩＦＯ（６）が空になった時点でＣＰＵ（１）に送信完
了を通知する。受信の正常終了以前にＦＩＦＯ（６）が
空になった場合には送信アンダーランとして異常をＣＰ
Ｕ　（１）に通知する。また、Ｒｘ（２ａ）においてデ
ータ部の受信中にオーバーラン、アボート等の異常が発
生した場合には、その旨ＣＰｔ１　（１）に異常を通知
し、Ｔｘ（３ａ）の送信シーケンスに反映させる。

［発明の効果］ 以上のように、この発明によれば、パケット中継・転送
装置にヘッダ処理及び送信処理を受信処理と並列して実
行できるように構成したので、パケットの送受信時に発
生する遅延時間を削減することができ、中継・転送装置
段数の多い、パケット交換網を構築する場合にも遅延時
間を小さくでき、高速、大容量のパケット網が得られる
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるパケット中継・転送
装置のブロック図、第２図は実施例におけるパケットの
シーケンス図、第３図は従来のパケット中継・転送装置
のブロック図、第４．５図は従来装置のシーケンス図で
ある。 図において、 （１）はＣＰＩＩ、　　　　（２）　、　（２ａ）は受
信制御回路、（３）　、　（３ａ）は送信制御回路、（
６）は送信用ＦＩＦＯ０なお、各図中同一符号は同−又
は相当部分を示す。 代　　理　　人　　　　　　大　　岩　　増　　雄手続
補正書（自発） １．事件の表示　　　特願昭６２−５３６０５号２、発
明の名称 パケット中継・転送装置 ３、補正をする者 代表者志岐守哉 ４、代理人 明細書の特許請求の範囲の欄、発明の詳細な説明の６、
補正の内容 （１）明細書の特許請求の範囲を別紙の如く補正する。 （２）明細書第１頁第１８行〜第１９行の「ヘッダ処理
」という記載を「ヘッダ処理」と補正する。 （３）明細書第３頁第４行の「送信起動をおこう」とい
う記載を「送信起動をおこなう」と補正する。 （４）明細書第３頁第１２行の「格納完了時間後」とい
う記載を「格納完了後」と補正する。 （５）明細書第５頁第２行〜第４行の 「Ｂ送と同時に、データ部・・・送信制御回路へ」とい
う記載を「移送と同時に、データ部を送信制御回路へ」
と補正する。 （６）図面中第４図を別紙の通り補正する。 ７、添付書類の目録 （１）補正後の特許請求の範囲を記載した書面１通 （２）補正後の図面　　　　　　　　　　　１通以　　
上 補正後の特許請求の範囲を記載した書面パケットの受信
制御部におけるヘッダ検出に伴ない、検出通知を中央処
理装置へ送出しヘッダ解析に供すると同時に、パケット
のデータ部を上記中央処理装置のデータ転送処理に基づ
いて送信データ記憶部へ送出すると共に、中央処理装置
のヘッダ解析に基づいて生成された新ヘッダをパケット
の送信制御部へ転送すると同時に、上記送信データ記憶
部のデータ部を中央処理装置のデータ転送処理に基づい
て送信制御部へ転送した後パケットを送信することを特
徴とするパケット中継・転送装置。

Claims (1)

【特許請求の範囲】
1. パケットの受信制御部におけるヘッダ検出に伴ない、検
   出通知を中央処理装置へ送出しヘッダ解析に供すると同
   時に、パケットのデータ部を上記中央処理装置のデータ
   転送処理に基づいて送信データ記憶部へ送出すると共に
   、中央処理装置のヘッダ解析に基づいて生成された新ヘ
   ッダをパケットの送信制御部へ転送すると同時に、上記
   送信データ記憶部のデータ部を中央処理装置のデータ転
   送処理に基づいて送信制御部へ転送した後パケットを送
   信することを特徴とするパケット中継・転送装置。