JPS62123541A - 受信デ−タバッファ制御方式 - Google Patents
受信デ−タバッファ制御方式Info
- Publication number
- JPS62123541A JPS62123541A JP60264508A JP26450885A JPS62123541A JP S62123541 A JPS62123541 A JP S62123541A JP 60264508 A JP60264508 A JP 60264508A JP 26450885 A JP26450885 A JP 26450885A JP S62123541 A JPS62123541 A JP S62123541A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- switching
- reception
- data buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
通信回線から到着するデータを、所定貴兄複数の受信バ
ッファに格納する情報処理システムにおいて、送受信部
から伝達されるキャラクタ検出信号および転送要求信号
により、受信バッファを切替える切替信号を作成する専
用手段を設けることにより、受信バッファを確実に切替
え可能とする。
ッファに格納する情報処理システムにおいて、送受信部
から伝達されるキャラクタ検出信号および転送要求信号
により、受信バッファを切替える切替信号を作成する専
用手段を設けることにより、受信バッファを確実に切替
え可能とする。
本発明は、通信回線から到着する受信データを蓄積する
複数の受信データバッファを、確実に切替え可能とする
受信データバッファ制御方式に関する。
複数の受信データバッファを、確実に切替え可能とする
受信データバッファ制御方式に関する。
例えばパケット交換機の回線制御装置等においては、通
信回線から到着するデータは、ダイレクトメモリアクセ
ス制御により、複数の受信データバッファに、所定デー
タ量（例えばｌフレーム単位）宛順次蓄積される。
信回線から到着するデータは、ダイレクトメモリアクセ
ス制御により、複数の受信データバッファに、所定デー
タ量（例えばｌフレーム単位）宛順次蓄積される。
かかる場合に、受信データバッファの切替えが確実に行
われないと、既に受信データを蓄積済みの受信データバ
ッファに、更に次フレームの受信データが重複して蓄積
されることとなり、蓄積済みデータが破壊されることと
なる。
われないと、既に受信データを蓄積済みの受信データバ
ッファに、更に次フレームの受信データが重複して蓄積
されることとなり、蓄積済みデータが破壊されることと
なる。
従って、前記受信データバッファの切替えが確実に行わ
れる手段の実現が望まれる。
れる手段の実現が望まれる。
第５図は、従来ある受信データバッファ制御方式の一例
を示す図である。
を示す図である。
第５図において、情報処理システムは収容通信回線１に
対しデータを送受信する送受信部（ＴＲ）２と、送受信
部２が受信するデータを蓄積する２組の受信データバッ
ファ（ＢＦａ）３ａおよび（ＢＦｂ）３ｂと、データを
蓄積する受信データバッファ３ａまたは３ｂを切替える
切替部（ＣＨ）４と、送受信部２と受信データバッファ
３との間のデータ転送を、プロセッサ（ＭＰＵ）６の制
御の下で制御するダイレクトメモリアクセス制御部（Ｄ
ＭＡＣ）５とを具備している。
対しデータを送受信する送受信部（ＴＲ）２と、送受信
部２が受信するデータを蓄積する２組の受信データバッ
ファ（ＢＦａ）３ａおよび（ＢＦｂ）３ｂと、データを
蓄積する受信データバッファ３ａまたは３ｂを切替える
切替部（ＣＨ）４と、送受信部２と受信データバッファ
３との間のデータ転送を、プロセッサ（ＭＰＵ）６の制
御の下で制御するダイレクトメモリアクセス制御部（Ｄ
ＭＡＣ）５とを具備している。
全切替部４が受信データを蓄積する受信データバッファ
として３ａを選択している状態で、通信回線１から１フ
レ一ム分のデータが到着すると、ダイレクトメモリアク
セス制御部５はプロセッサ６の制御の下に、送受信部２
が受信するデータを、受信データバッファ３ａに順次蓄
積する。１フレ一ム分のデータを受信し終わると、送受
信部２は切替部４およびプロセッサ６に、受信割込信号
ｒｉを送出開始する。
として３ａを選択している状態で、通信回線１から１フ
レ一ム分のデータが到着すると、ダイレクトメモリアク
セス制御部５はプロセッサ６の制御の下に、送受信部２
が受信するデータを、受信データバッファ３ａに順次蓄
積する。１フレ一ム分のデータを受信し終わると、送受
信部２は切替部４およびプロセッサ６に、受信割込信号
ｒｉを送出開始する。
受信割込信号ｒｉの送出開始を検出した切替部４は、デ
ータを蓄積する受信データバッファを３ａから３ｂに切
替える。
ータを蓄積する受信データバッファを３ａから３ｂに切
替える。
また受信割込信号ｒｉを受信したプロセッサ６ば、割込
みをマスクしないで動作している場合には、送受信部２
が出力している受信割込信号ｒｉを送出停止させる。
みをマスクしないで動作している場合には、送受信部２
が出力している受信割込信号ｒｉを送出停止させる。
かかる状態で、通信回線１から次の１フレ一ム分のデー
タが到着すると、前述と同様にして受信データバッファ
３ｂに順次蓄積される。１フレ一ム分のデータを受信し
終わると、送受信部２は再び切替部４およびプロセッサ
６に、受信割込信号ｒｉを送出開始する。
タが到着すると、前述と同様にして受信データバッファ
３ｂに順次蓄積される。１フレ一ム分のデータを受信し
終わると、送受信部２は再び切替部４およびプロセッサ
６に、受信割込信号ｒｉを送出開始する。
受信割込信号ｒｔの送出開始を検出した切替部４は、デ
ータを蓄積する受信データバッファを３５から３ａに切
替える。
ータを蓄積する受信データバッファを３５から３ａに切
替える。
一方短いフレームが連続して到着し、プロセッサ６が受
信割込みに対する処理を行うに充分な時間が無い場合に
は、プロセッサ６は割込みをマスクして動作する。
信割込みに対する処理を行うに充分な時間が無い場合に
は、プロセッサ６は割込みをマスクして動作する。
かかる場合には、プロセッサ６は送受信部２が送出する
受信割込信号ｒｉを送出停止させぬ為、送受信部２から
は受信割込信号ｒｉが継続的に送出される。
受信割込信号ｒｉを送出停止させぬ為、送受信部２から
は受信割込信号ｒｉが継続的に送出される。
従って次の１フレ一ム分の受信データが受信データバッ
ファ３ｂに蓄積された後も、切替部４は受信割込信号ｒ
ｉの送出開始を検出できず、データを蓄積する受信デー
タバッファを３ｂから３ａに切替えることは無く、通信
回線１から次に到着するデータは、引続き受信データバ
ッファ３ｂに蓄積されることとなり、先に受信したデー
タが破壊されることとなる。
ファ３ｂに蓄積された後も、切替部４は受信割込信号ｒ
ｉの送出開始を検出できず、データを蓄積する受信デー
タバッファを３ｂから３ａに切替えることは無く、通信
回線１から次に到着するデータは、引続き受信データバ
ッファ３ｂに蓄積されることとなり、先に受信したデー
タが破壊されることとなる。
〔発明が解決しようとする問題点３
以上の説明から明らかな如く、従来ある受信データバッ
ファ制御方式においては、プロセッサ６が割込みをマス
クして動作している場合には、受信データバッファの切
替えが実行されず、受信データが破壊される恐れがあっ
た。
ファ制御方式においては、プロセッサ６が割込みをマス
クして動作している場合には、受信データバッファの切
替えが実行されず、受信データが破壊される恐れがあっ
た。
第１図は本発明の原理を示す図である。
第１図において、１００は、送受信部２からキャラクタ
検出信号ｃｄおよび転送要求信号ｒｑを受信し、前記切
替部４に切替信号ｃｈを伝達する切替制御手段である。
検出信号ｃｄおよび転送要求信号ｒｑを受信し、前記切
替部４に切替信号ｃｈを伝達する切替制御手段である。
即ち本発明によれば、切替制御手段１００がプロセッサ
６の状態に拘らず、切替信号ｃｈを切替部４に伝達する
為、受信データバッファ３の切替が確実に実行されるこ
ととなる。
６の状態に拘らず、切替信号ｃｈを切替部４に伝達する
為、受信データバッファ３の切替が確実に実行されるこ
ととなる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による受信データバッファ制
御方式を示す図であり、第３図は第２図における切替制
御部の一例を示す図であり、第４図は第３図における各
種信号波形を例示する図である。なお、全図を通じて同
一符号は同一対象物を示す。
御方式を示す図であり、第３図は第２図における切替制
御部の一例を示す図であり、第４図は第３図における各
種信号波形を例示する図である。なお、全図を通じて同
一符号は同一対象物を示す。
第２図においては、第３図に示す如き構成を有する切替
制御部（ＣＨＣ）７が、切替制御手段１００として設け
られている。
制御部（ＣＨＣ）７が、切替制御手段１００として設け
られている。
第２図乃至第４図において、通信回線１からデータが到
着中は、有効キャラクタＣａが連続して到着し、データ
到着後は、無効キャラクタｃｂが連続して到着するもの
とする。送受信部２は、受信データを構成する有効キャ
ラクタＣａを受信する度に、切替制御部７に対してキャ
ラクタ検出信号ｃｄ（論理“０”）および転送要求信号
ｒｑ（論理“１”）を伝達する。
着中は、有効キャラクタＣａが連続して到着し、データ
到着後は、無効キャラクタｃｂが連続して到着するもの
とする。送受信部２は、受信データを構成する有効キャ
ラクタＣａを受信する度に、切替制御部７に対してキャ
ラクタ検出信号ｃｄ（論理“０”）および転送要求信号
ｒｑ（論理“１”）を伝達する。
切替制御部７においては、フリップフロップ７１には、
キャラクタ検出信号ｃｄがインバータ７５を介してＣＰ
端子に、また転送要求信号ｒｑがインバータ７６を介し
てＲ端子に入力され、またフリップフロップ７２には、
キャラクタ検出信号ｃｄがＣＰ端子に入力される。一方
フリフプフロップ７３および７４には、システムクロッ
ク信号ｃｋがインバータ７７を介してＣＰ端子に入力さ
れる。
キャラクタ検出信号ｃｄがインバータ７５を介してＣＰ
端子に、また転送要求信号ｒｑがインバータ７６を介し
てＲ端子に入力され、またフリップフロップ７２には、
キャラクタ検出信号ｃｄがＣＰ端子に入力される。一方
フリフプフロップ７３および７４には、システムクロッ
ク信号ｃｋがインバータ７７を介してＣＰ端子に入力さ
れる。
従って通信回線１からデータが到着し、送受信部２から
キャラクタ検出信号ｃｄおよび転送要求信号ｒｑが伝達
されている間は、フリップフロップ７１は、キャラクタ
検出信号ｃｄの開始時点ｔ１でセットされ、ＱＯｉ子か
ら出力する出力信号ｑ１を論理“１”に設定し、また転
送要求信号ｒｑの終了時点ｔ２でリセットされ、出力信
号ｑ１を論理“０”に設定する状態を繰返すが、フリッ
プフロップ７２は、出力信号ｑ２を論理“Ｏ”の優に維
持する。
キャラクタ検出信号ｃｄおよび転送要求信号ｒｑが伝達
されている間は、フリップフロップ７１は、キャラクタ
検出信号ｃｄの開始時点ｔ１でセットされ、ＱＯｉ子か
ら出力する出力信号ｑ１を論理“１”に設定し、また転
送要求信号ｒｑの終了時点ｔ２でリセットされ、出力信
号ｑ１を論理“０”に設定する状態を繰返すが、フリッ
プフロップ７２は、出力信号ｑ２を論理“Ｏ”の優に維
持する。
１フレ一ム分のデータを受信し終わると、通信回線１か
らは無効キャラクタｃｂが連続して到着し始める。
らは無効キャラクタｃｂが連続して到着し始める。
送受信部２ば、無効キャラクタｃｂを受信する度に、切
替制御部７に対してキャラクタ検出信号ｃｄを伝達する
が、転送要求信号ｒｑは伝達しない。
替制御部７に対してキャラクタ検出信号ｃｄを伝達する
が、転送要求信号ｒｑは伝達しない。
切替制御部７において、フリップフロップ７１は、キャ
ラクタ検出信号ｃｄの開始時点ｔ３でセットされ、Ｑ端
子から出力する出力信号ｑ１を論理“１”に設定し、維
持する。−力出力信号ｑ１をＤ端子に入力されるフリッ
プフロップ７２は、キャラクタ検出信号ｃｄの終了時点
ｔ４にセットされ、出力信号ｑ２を論理“１”に設定す
る。
ラクタ検出信号ｃｄの開始時点ｔ３でセットされ、Ｑ端
子から出力する出力信号ｑ１を論理“１”に設定し、維
持する。−力出力信号ｑ１をＤ端子に入力されるフリッ
プフロップ７２は、キャラクタ検出信号ｃｄの終了時点
ｔ４にセットされ、出力信号ｑ２を論理“１”に設定す
る。
かかる状態で、出力信号ｑ２をＤ端子に入力されるフリ
ップフロップ７３は、ＣＰ端子にインバータ７７を介し
て入力されるシステムクロック信号ｃｋ（論理“１”）
の終了時点ｔ５でセットされ、出力信号ｑ２を論理“１
”に設定する。一方フリッププロップ７４も時点ｔ５に
セットされるが、時点ｔ５ではＤ端子に入力される出力
信号ｑ３が未だ論理“Ｏ”に設定されている為、端子Ｑ
から出力する出力信号ｑ４を論理“１”に設定した侭と
する。
ップフロップ７３は、ＣＰ端子にインバータ７７を介し
て入力されるシステムクロック信号ｃｋ（論理“１”）
の終了時点ｔ５でセットされ、出力信号ｑ２を論理“１
”に設定する。一方フリッププロップ７４も時点ｔ５に
セットされるが、時点ｔ５ではＤ端子に入力される出力
信号ｑ３が未だ論理“Ｏ”に設定されている為、端子Ｑ
から出力する出力信号ｑ４を論理“１”に設定した侭と
する。
以上によりゲート７日は、フリップフロップ７３からの
出力信号ｑ３、およびフリップフロップ７４からの出力
信号ｑ４が共に論理“１”に設定される時点ｔ５におい
て、出力する切替信号ｃｈを論理“１”に設定する。
出力信号ｑ３、およびフリップフロップ７４からの出力
信号ｑ４が共に論理“１”に設定される時点ｔ５におい
て、出力する切替信号ｃｈを論理“１”に設定する。
フリップフロップ７４は、ＣＰ端子にインバータ７７を
介して入力されるシステムクロック信号ｃｋの次の終了
時点ｔ６に、端子ＱＺｉ’から出力さ 。
介して入力されるシステムクロック信号ｃｋの次の終了
時点ｔ６に、端子ＱＺｉ’から出力さ 。
れる出力信号ｑ４を論理“Ｏ”に設定する。
その結果ゲート７８は、出力する切替信号ｃｈを時点ｔ
６に論理“Ｏ”に設定する。
６に論理“Ｏ”に設定する。
以上により、切替制御部７からは、時点ｔ５およびｔ６
の間で切替信号ｃｈ（論理“１”）を出力し、切替部４
に伝達する。
の間で切替信号ｃｈ（論理“１”）を出力し、切替部４
に伝達する。
切替信号ｃｈを受信した切替部４は、送受信部２が通信
回線１から受信するデータを蓄積する受信データバフフ
ァを３ａから３ｂに切替える。
回線１から受信するデータを蓄積する受信データバフフ
ァを３ａから３ｂに切替える。
以上の説明から明らかな如く、本実施例によれば、切替
制御部７が通信回線１から１フレ一ム分のデータが到着
し終わり、有効キャラクタＣａから無効キャラクタｃｂ
に切替わると、必ず切替信号Ｃｈを出力する為、切替部
４が受信データバッファ３ａおよび３ｂの切替えを、１
フレ一ム分のデータを蓄積した後に確実に実行すること
となる。
制御部７が通信回線１から１フレ一ム分のデータが到着
し終わり、有効キャラクタＣａから無効キャラクタｃｂ
に切替わると、必ず切替信号Ｃｈを出力する為、切替部
４が受信データバッファ３ａおよび３ｂの切替えを、１
フレ一ム分のデータを蓄積した後に確実に実行すること
となる。
なお、第２図乃至第４図はあく迄本発明の一実施例に過
ぎず、例えば切替制御手段１００の構成は図示されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変わらない、また
本発明の対象となる情報処理システムは図示されるもの
に限定されることは無く、例えば受信データバッファ数
を３組以上設ける等、幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変わらない。
ぎず、例えば切替制御手段１００の構成は図示されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変わらない、また
本発明の対象となる情報処理システムは図示されるもの
に限定されることは無く、例えば受信データバッファ数
を３組以上設ける等、幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変わらない。
以上、本発明によれば、前記情報処理システムにおいて
、切替制御手段がプロセッサの状態に拘らず、切替信号
を切替部に伝達する為、受信データバッファの切替が確
実に実行されることとなる。
、切替制御手段がプロセッサの状態に拘らず、切替信号
を切替部に伝達する為、受信データバッファの切替が確
実に実行されることとなる。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による受信データバッファ制御方式を示す図、第３
図は第２図における切替制御部の一例を示す図、第４図
は第３図における各種信号波形を例示する図、第５図は
、従来ある受信データバッファ制御方式の一例を示す図
である。 図において、１は通（８回線、２は送受信部（ＴＲ）、
３ａおよび３ｂは受信データバッファ（ＢＦａおよびＢ
Ｆｂ）、４は切替部（ＣＨ） 、５はダイレクトメモリ
アクセス制御部（ＤＭＡＣ）、６はプロセッサ（ＭＰＵ
） 、７は切替制御部（ＣＨＣ）、７１乃至７４はフリ
ップフロップ、７５．７６および７ｑはインバータ、７
ｇはゲート、】００ば切替制御手段、Ｃａは有効キャラ
クタ、Ｃｂは無効キャラクタ、ｃｄはキャラクタ検出信
号、ｃｈは切替信号、ｃｋはシステムクロック信号、ｑ
ｌ乃至ｑ４は出力信号、ｒｑは転送要求信号、ｒｓはシ
ステムリセット信号、ｔｌ乃至ｔ６は時木イ５、日月の
、汁？工ｆ口 事 １ 閉 、、！、鞄日月１４る食１８テ′−タハッ７７牛ｒＨ缶
Ｐ方式膏： ｚＩ７１Ｉ＋こおけ己τ刀１に惇、旧卸告
Ｐ端 ３ 図 第 ３じゴＩ払冒す６ 各オ土ｆ客号う、吏形第 ４
図 ａ５Ｊトちろ・会イ言テ゛′−タバッ７ア化リイ缶Ｆガ
弐゛矛 ５ 団
施例による受信データバッファ制御方式を示す図、第３
図は第２図における切替制御部の一例を示す図、第４図
は第３図における各種信号波形を例示する図、第５図は
、従来ある受信データバッファ制御方式の一例を示す図
である。 図において、１は通（８回線、２は送受信部（ＴＲ）、
３ａおよび３ｂは受信データバッファ（ＢＦａおよびＢ
Ｆｂ）、４は切替部（ＣＨ） 、５はダイレクトメモリ
アクセス制御部（ＤＭＡＣ）、６はプロセッサ（ＭＰＵ
） 、７は切替制御部（ＣＨＣ）、７１乃至７４はフリ
ップフロップ、７５．７６および７ｑはインバータ、７
ｇはゲート、】００ば切替制御手段、Ｃａは有効キャラ
クタ、Ｃｂは無効キャラクタ、ｃｄはキャラクタ検出信
号、ｃｈは切替信号、ｃｋはシステムクロック信号、ｑ
ｌ乃至ｑ４は出力信号、ｒｑは転送要求信号、ｒｓはシ
ステムリセット信号、ｔｌ乃至ｔ６は時木イ５、日月の
、汁？工ｆ口 事 １ 閉 、、！、鞄日月１４る食１８テ′−タハッ７７牛ｒＨ缶
Ｐ方式膏： ｚＩ７１Ｉ＋こおけ己τ刀１に惇、旧卸告
Ｐ端 ３ 図 第 ３じゴＩ払冒す６ 各オ土ｆ客号う、吏形第 ４
図 ａ５Ｊトちろ・会イ言テ゛′−タバッ７ア化リイ缶Ｆガ
弐゛矛 ５ 団
Claims (1)
- 【特許請求の範囲】 収容通信回線（１）に対しデータを送受信する送受信部
（２）と、該送受信部（２）が受信するデータを蓄積す
る複数の受信データバッファ（３）と、前記データを蓄
積する受信データバッファ（３）を切替える切替部（４
）と、前記送受信部（２）と前記受信データバッファ（
３）との間のデータ転送を、プロセッサ（６）の制御の
下で制御するダイレクトメモリアクセス制御部（５）と
を具備する情報処理システムにおいて、 前記送受信部（２）からキャラクタ検出信号（ｃｄ）お
よび転送要求信号（ｒｑ）を受信し、前記切替部（４）
に切替信号（ｃｈ）を伝達する切替制御手段（１００）
を設けることを特徴とする受信データバッファ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264508A JPS62123541A (ja) | 1985-11-25 | 1985-11-25 | 受信デ−タバッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264508A JPS62123541A (ja) | 1985-11-25 | 1985-11-25 | 受信デ−タバッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62123541A true JPS62123541A (ja) | 1987-06-04 |
| JPH0426504B2 JPH0426504B2 (ja) | 1992-05-07 |
Family
ID=17404212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264508A Granted JPS62123541A (ja) | 1985-11-25 | 1985-11-25 | 受信デ−タバッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
| JPS6457852A (en) * | 1987-08-28 | 1989-03-06 | Nec Corp | Termination circuit switching system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953342A (ja) * | 1972-09-27 | 1974-05-23 |
-
1985
- 1985-11-25 JP JP60264508A patent/JPS62123541A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953342A (ja) * | 1972-09-27 | 1974-05-23 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
| JPH0529180B2 (ja) * | 1987-07-15 | 1993-04-28 | Kanebo Ltd | |
| JPS6457852A (en) * | 1987-08-28 | 1989-03-06 | Nec Corp | Termination circuit switching system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426504B2 (ja) | 1992-05-07 |
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