JPH03255749A - 通信制御装置のデータ転送方式 - Google Patents
通信制御装置のデータ転送方式Info
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- JPH03255749A JPH03255749A JP2055471A JP5547190A JPH03255749A JP H03255749 A JPH03255749 A JP H03255749A JP 2055471 A JP2055471 A JP 2055471A JP 5547190 A JP5547190 A JP 5547190A JP H03255749 A JPH03255749 A JP H03255749A
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- JP
- Japan
- Prior art keywords
- packet
- data
- common bus
- communication control
- main memory
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- Pending
Links
- 238000004891 communication Methods 0.000 title claims abstract description 25
- 238000012546 transfer Methods 0.000 title claims abstract description 9
- 230000015654 memory Effects 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＨＤＬＣ等のパケット通信を行う通信制御装置
に於ける回線アダプタの受信パケットのデータ転送方式
に関する。
に於ける回線アダプタの受信パケットのデータ転送方式
に関する。
パケット通信を行う通信制御装置は、回線アダプタ（Ｌ
Ａ）で通信回線から受信したシリアルデータであるパケ
ットをパラレルデータに変換する。そして、パラレルデ
ータに変換されたパケットをメインメモリ（ＭＥＭ＞に
転送し、通信処理装置内のプロセッサ（ＣＰＵ）がパケ
ットの処理を行っている。
Ａ）で通信回線から受信したシリアルデータであるパケ
ットをパラレルデータに変換する。そして、パラレルデ
ータに変換されたパケットをメインメモリ（ＭＥＭ＞に
転送し、通信処理装置内のプロセッサ（ＣＰＵ）がパケ
ットの処理を行っている。
この様な通信制御装置に於いて、ＣＰＵはパケットの処
理を行うとき、ＭＥＭ上のパケットデータからパケット
のヘッダ部を参照しながらそのパケットの宛先、属性、
連続性等の情報を調べる。
理を行うとき、ＭＥＭ上のパケットデータからパケット
のヘッダ部を参照しながらそのパケットの宛先、属性、
連続性等の情報を調べる。
そして、正規のパケットならば、そのデータを通信制御
装置の上位装置へ転送している。
装置の上位装置へ転送している。
上述した従来の方式ではＣＰＵがパケットのヘッダ部を
参照する時、ＣＰＵはパケットのヘッダ部の各部を共通
バスに接続されたＭＥＭから読み込み、そのパケットの
宛先、属性、連続性等の情報を調べているので、頻繁に
共通バスがＣＰＵによって使用され、ＣＰＵによる共通
バスの使用時間が多くなり、ＣＰＵの他の共通バスに接
続された装置は共通バスを使用できる時間が少なくなる
という問題がある。
参照する時、ＣＰＵはパケットのヘッダ部の各部を共通
バスに接続されたＭＥＭから読み込み、そのパケットの
宛先、属性、連続性等の情報を調べているので、頻繁に
共通バスがＣＰＵによって使用され、ＣＰＵによる共通
バスの使用時間が多くなり、ＣＰＵの他の共通バスに接
続された装置は共通バスを使用できる時間が少なくなる
という問題がある。
本発明の通信制御装置のデータ転送方式の構成は、上位
装置に接続されパケット通信を行なう通信制御装置内の
プロセッサと、このプロセッサに直接接続されたローカ
ルメモリと、データ等を記憶する為のメインメモリと、
ＨＤＬＣ等のパケットを通信回線を介して送受信する回
線アダプタ部と、これらのプロセッサ、ローカルメモリ
、回線アダプタ部、メインメモリを相互接続する共通バ
スに接続するためのバストランシーバとを具備し、前記
通信回線からの受信パケットを前記メモリに転送する際
に、パケットの制御ヘッダ部は前記ローカルメモリに、
データ部は前記メインメモリにそれぞれ分割して転送す
ることを特徴とする。
装置に接続されパケット通信を行なう通信制御装置内の
プロセッサと、このプロセッサに直接接続されたローカ
ルメモリと、データ等を記憶する為のメインメモリと、
ＨＤＬＣ等のパケットを通信回線を介して送受信する回
線アダプタ部と、これらのプロセッサ、ローカルメモリ
、回線アダプタ部、メインメモリを相互接続する共通バ
スに接続するためのバストランシーバとを具備し、前記
通信回線からの受信パケットを前記メモリに転送する際
に、パケットの制御ヘッダ部は前記ローカルメモリに、
データ部は前記メインメモリにそれぞれ分割して転送す
ることを特徴とする。
次に、本発明について図を参照して説明する。
第１図は本発明の一実施例のブロック図であり、本発明
の特徴点のみを記載し、他は省略している。
の特徴点のみを記載し、他は省略している。
第１図に於いて、通信制御装置１０は上位装置２０及び
通信回線３０に接続されている０通信回線３０からパケ
ットを受信したとき、回線アダプタ（ＬＡ）１５は受信
したシリアルデータであるパケットをパラレルデータに
変換する。そして、ＬＡ１５はパケットのデータ部をバ
ストランシーバ１６を介して共通バス１４に接続された
メインメモリ（ＭＥＭ）１３に転送する。さらに、ＬＡ
１５はパケットへのヘッダ部、前記データ部を格納した
ＭＥＭのアドレスである格納データアドレス及びそのデ
ータ部のサイズである格納データサイズを１組にしてバ
ストランシーバ１６を介して共通バス１４に接続された
ローカルメモリ（ＬＭ）１２に転送する。
通信回線３０に接続されている０通信回線３０からパケ
ットを受信したとき、回線アダプタ（ＬＡ）１５は受信
したシリアルデータであるパケットをパラレルデータに
変換する。そして、ＬＡ１５はパケットのデータ部をバ
ストランシーバ１６を介して共通バス１４に接続された
メインメモリ（ＭＥＭ）１３に転送する。さらに、ＬＡ
１５はパケットへのヘッダ部、前記データ部を格納した
ＭＥＭのアドレスである格納データアドレス及びそのデ
ータ部のサイズである格納データサイズを１組にしてバ
ストランシーバ１６を介して共通バス１４に接続された
ローカルメモリ（ＬＭ）１２に転送する。
ＣＰＵＩＩはＬＭ１２に格納されたヘッダ部を参照しな
がらそのパケットの宛先、属性、連続性等を調べる。そ
して、正規のパケットならば、そのヘッダと同時にＬＭ
１２に転送された格納データアドレス及び格納データサ
イズを参照してＭＥＭ１３からデータを上位装置２０に
転送する。
がらそのパケットの宛先、属性、連続性等を調べる。そ
して、正規のパケットならば、そのヘッダと同時にＬＭ
１２に転送された格納データアドレス及び格納データサ
イズを参照してＭＥＭ１３からデータを上位装置２０に
転送する。
第２図は本実施例で使用されるパケットの構成を示す図
である。
である。
第２図に於いて、データ２１を送信する側は、一定の条
件に基づきデータをｎ個に分割し、その分割した各々の
データ部にパケットの宛先、属性及び連続性等の情報が
含まれたヘッダ部３１をそれぞれ付加し、パケット（１
〜ｎ）４１にして送信する。
件に基づきデータをｎ個に分割し、その分割した各々の
データ部にパケットの宛先、属性及び連続性等の情報が
含まれたヘッダ部３１をそれぞれ付加し、パケット（１
〜ｎ）４１にして送信する。
データを受信する側はパケットを受信すると、各々のパ
ケット４１に付加されたヘッダ部３１の情報を基にして
、ｎ個のデータ部を基のデータの形に組み立てる。
ケット４１に付加されたヘッダ部３１の情報を基にして
、ｎ個のデータ部を基のデータの形に組み立てる。
以上説明したように本発明の通信制御装置のデータ転送
方式は、ＣＰＵがパケットへのヘッダ部を参照する時、
ＣＰＵはパケットへのヘッダ部の各部をＣＰＵに直接接
続されたＬＭから読み込みそのビットを調べる為、頻繁
に共通バスがＣＰＵが使用されることがなくなり、ＣＰ
Ｕによる共通バスの使用時間が短くなり、ＣＰＵの他の
共通バスに接続された装置は共通バスを使用できる時間
が多くなるという効果がある。
方式は、ＣＰＵがパケットへのヘッダ部を参照する時、
ＣＰＵはパケットへのヘッダ部の各部をＣＰＵに直接接
続されたＬＭから読み込みそのビットを調べる為、頻繁
に共通バスがＣＰＵが使用されることがなくなり、ＣＰ
Ｕによる共通バスの使用時間が短くなり、ＣＰＵの他の
共通バスに接続された装置は共通バスを使用できる時間
が多くなるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例で使用されるパケットの構成を示す図である。 １０・・・通信制御装置、１１・・・プロセッサ（ＣＰ
Ｕ）、１２・・・ローカルメモリ（ＬＭ）、１３・・・
メインメモリ（ＭＥＭ＞、１４・・・共通バス、１５・
・・回線アダプタ（ＬＡ）、１６・・・バストランシー
バ ２０・・・上位装置、 ３０・・・通信回線。
施例で使用されるパケットの構成を示す図である。 １０・・・通信制御装置、１１・・・プロセッサ（ＣＰ
Ｕ）、１２・・・ローカルメモリ（ＬＭ）、１３・・・
メインメモリ（ＭＥＭ＞、１４・・・共通バス、１５・
・・回線アダプタ（ＬＡ）、１６・・・バストランシー
バ ２０・・・上位装置、 ３０・・・通信回線。
Claims (1)
- 上位装置に接続されパケット通信を行なう通信制御装
置内のプロセッサと、このプロセッサに直接接続された
ローカルメモリと、データ等を記憶する為のメインメモ
リと、ＨＤＬＣ等のパケットを通信回線を介して送受信
する回線アダプタ部と、これらのプロセッサ、ローカル
メモリ、回線アダプタ部、メインメモリを相互接続する
共通バスに接続するためのバストランシーバとを具備し
、前記通信回線からの受信パケットを前記メモリに転送
する際に、パケットの制御ヘッダ部は前記ローカルメモ
リに、データ部は前記メインメモリにそれぞれ分割して
転送することを特徴とする通信制御装置のデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055471A JPH03255749A (ja) | 1990-03-06 | 1990-03-06 | 通信制御装置のデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055471A JPH03255749A (ja) | 1990-03-06 | 1990-03-06 | 通信制御装置のデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03255749A true JPH03255749A (ja) | 1991-11-14 |
Family
ID=12999521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055471A Pending JPH03255749A (ja) | 1990-03-06 | 1990-03-06 | 通信制御装置のデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03255749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173992A (ja) * | 1991-12-19 | 1993-07-13 | Fujitsu Ltd | 他プロセッサからのデータ読出し制御方式 |
| JP2011193142A (ja) * | 2010-03-12 | 2011-09-29 | Toshiba Corp | 無線通信装置及び無線通信システム |
-
1990
- 1990-03-06 JP JP2055471A patent/JPH03255749A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173992A (ja) * | 1991-12-19 | 1993-07-13 | Fujitsu Ltd | 他プロセッサからのデータ読出し制御方式 |
| JP2011193142A (ja) * | 2010-03-12 | 2011-09-29 | Toshiba Corp | 無線通信装置及び無線通信システム |
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