JPS63191439A - 通信制御装置のデ−タ送信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は通信制御装置におけるデータ送信方式％式％ （従来の技＃Ｔ） 近年通信の分野においては、各種の周辺制御回路を単一
素子」二に実現した使い易い通信制御用大規模集積回路
（以下１’ＲＣと呼ぶ）が容易に人手できるようになっ
てきた。この種のＴ　ＩＩ　Ｇを用いた通信制御装置の
送信系のブロック図を第２図に示す。同図において、１
は通信制御装置全体を制御する制御部（以下Ｃ１１１Ｊ
という）、２は記憶部（以下ＭＥｌ＋１という）、３は
システムバスを制御するシステムバス制御部（以下ＳＢ
Ｇという）、４は直接メモリアクセス方式によりデータ
転送を制御する直接メモリ制御部（以下ＤＭＡＧという
）、５はＴＲに　、１０はアドレス、データ、各種制御
信号を授受するだめのシステムバス、］ＩはＤＭＡＧ４
と’ｒｌｌＣ５間の制御信号を授受するための信号線、
１２．１３はシステムバス１０．　ＤＭＡＣ４及びＴ　
ＲＣ５を接続するハス、１４はＴＲＣ５からのシリアル
送信データを送イフル１−るためのシリアル出力線であ
る。

ＴＲＣ５の送信形の内部構成を第３図に示す。同図にお
いて、２１は人出力を制御する人出力制御部、２２はＴ
ＲＣ５内の送信系全体を制御する送信制御回路、２３は
パラレルレジスタ（以下ＯＲという）２３ａとシフトレ
ジスタ（以下ＳＲという）２３ｂを有する送信回路、２
４は内部バスである。ＣＲ２３ａは８ビツトの転送デー
タを保持して５Ｒ２３ｂへ出力する。

５Ｒ２３ｂは８ビツトのパラレルデータなシリアルデー
タに変換してシリアル出力線１４へ出力する。

第４図は１フレ一ム分の送信データの構成を示す図で、
Ｆは電文の開始又は終結を示すフラグ（ＦＬＡＧ）　、
　Ａは送信先のアドレス（なお、後述の動作説明では省
略する）　、Ｃ１，Ｃ２，・・−、Ｃｏはｎキャラクタ
のデータ、ＰにＳｏ、Ｆ（：Ｓｌはフレームチェックシ
ーケンスを示すフラグである。

第５図は通信制御装置の送信動作を示すタイムチャート
である。

次に第２図乃至第５図を参照して送信動作を説明する。

（１）まず、ＣＰＵＩは電文をＭＥＭＺ内に編集し、Ｍ
ＥＭ２内の電文の開始アドレス及び電文長等をＤＭＡに
４に設定して送信動作を可能にする。

（２）次に、ｃｐ旧はＴＲＣ５に対して同期方式、電文
送出速度等を設定し、直接メモリアクセス（ＤＭＡ）方
式による送信動作の開始を支持する。

（３）　ＴＲＣ５はＣＰＵからの動作開始支持により電
文の開始を示すフラグＦをシリアル出力線１４へ送信し
、これと同時に人出力制御回路２１によりＤＭＡ要求信
号（ＤＲＱ信号）をオンとし、信号線１１を介してＤＭ
ＡＣ４へ送出する（第５図（Ｃ））。

（４）ＤＲＱ信号を受は取ったＤＭＡＣ４はバス１２を
介して５ＢＣ３にバス要求信号（ＢＲ倍信号を送る（第
５図（ｄ））。

（５）ＢＲ倍信号受は取った５ＢＣ３では、システムバ
ス１０の空きを監視してＤＭＡＣ４が使える状態になる
と、バス使用可能信号（ＢＡ倍信号をＤＭＡ［：４へ返
す（第５図（ｅ））。

（６）　ＤＭＡＣ４は、５ＢＣ３よりＢＡ倍信号受は取
ると、ＤＭＡ許可信号（ＤＡ信号）及びデータ書込信号
（ＷＲ信号）をオンとしてＴＲＧ５に送出する（第５図
（ｆ）。

（ｇ））と共に、バス１２を経由してＭＥＭＺ内の電文
のアドレスをＭＥＭ２へ送出する。

（７）　ＭＥＭ２はＤＭＡＣ４からのアドレスの示すデ
ータをシステムバス１０．バス１３を介してＴＲに５へ
転送する。ＴＲ，（：５で受は取られたデータは人出力
制御回路２１を介して送信回路２３へ送られ、ＷＲ信号
の立ち下がりでＣＲ２３ａに書き込まれる。

（８）送信制御回路２２の制御により、５Ｒ２３ｂのシ
リアル出力線１４へのデータの送信動作が完了した状態
となっていると、ＣＲ２３ａの内容は５Ｒ２３ｂへ送ら
れシリアルデータに変換された後、シリアル出力線１４
へ送信される。

（９）これと同時に、ＴＲＣ５は、次に送信すべきデー
タを要求するために、ＤＲＱ信号を再度オンとしてＤＭ
ＡＣ４へ送出する。

以下（４）から（９）を順次繰返して電文を順番にＭＥ
Ｍ２より取り出してシリアル出力線１４へ送信していく
。

次に第６図のフローチャートを用いてＴＲＣ５の送信動
作を説明する。

ＴＲＣ５はＣＰＵからの動作開始支持により電文の開始
を示すフラグＦ　（ＦＬＡＧ）をシリアル出力線１４へ
送信し、ＤＲＱ信号をオンとすると同時に、送信制御回
路２２によりタイマをスタートさせＤＲＱ信号のオン時
間を監視する（Ｓｌ−Ｓ３）。タイムアウトとなる前に
（Ｊ２３ａにデータが書き込まれるのを送信制御回路２
２により監視し、書き込みが終了する（ＯＲＦＵＬＬ　
）と、タイマをリセットすると共にＤＲＱ信号をオフに
する（５４〜Ｓ６）。その後送信制御回路２２の支持に
より５Ｒ２３ｂが空になった後、ＣＲ２３ａの内容が５
Ｒ２３ｂへ転送され、１ビツトずつシフトされてシリア
ル信号線１４へ送信すると共に、ＤＲＱ信号を再度オン
とする（　Ｓ６．Ｓ７．Ｓ２）。この動作を順次繰返し
て電文を順番にシリアル出力線１４へ送信して行く。

次にタイムアウトになる前にＣＲ２３ａに次のキャラク
タＣ１＋、が書き込まれていない場合（タイムアウトと
なった時）　、ＤＲＱ信号をオフとすると共にタイマを
リセットし、最終キャラクタを示すフラグであるＥＯＣ
（ここでＥＯＣは送信制御回路２２の中にあるビットで
ＣＰＵにより書き込まれるものである）を送信制御回路
２２によりｆ４Ｊ定を行う（Ｓ９）。

ビＯＣ・“１”であれば最終キャラクタと判定してデー
タＣｎに続いてフレームチェックシーケンスＦＣ５Ｏ，
ＦＣ５Ｉその次に電文の終結を示ずフラグＦ（Ｆｌ、Ａ
Ｇ）をシリアル出力線Ｉ４へ送出する（第５図（ａ）、
（ロ）　　、　　５１０　〜１１）　　。

一方、ＥＯＣ−”Ｏ“であると、データＣｎは最終キャ
ラクタではなく何らかのエラーにより職＋１がＣ）１２
３ａに書き込まれなかったと判断しエラー表示をすると
共にシリアル出力線１４にはデータＣｎに続いて電文数
［４Ｍ号（＾ＤＯ）ＩＴ倍信号と電文の終結を示すフラ
グＦ（Ｆｌ、八Ｇ）を送出する（第５図（ａ）。

（イ）　　、　　５１２　〜５１３　　）　　。

電文の終結処理は、以」二説明のようにＥＯＣｆｔ判定
することにより次のように行われる。

ａ述の手順（１）においてＤＭＡＣ４に電文長を設定し
ているので、ｆＸ終キャラクタのデータＣｎのＴ肛５へ
の書込みが完了すると、転送終結信号（１０４９号）を
ＤＭＡＣ４より送出して動作を停止“する。この信号は
バス１３及びシステムバス１０を通フてＣＰＵＩに割込
み（ＩＰＴ信号）として通知される。、Ｃｌ１ｌ１１で
はこの割込信号ｃｒｐｒ４ｉ号）に呼応してＴＲＣ５の
内部の最終キャラクタを示すフラグＦ、ＯＣを“１”と
するａ　ＴＲ（：５はデータＣｎを５ｎ２３ｂ　カ６送
（３％　ｒ　シタ時点でＥＯＣを判定し、Ｆｅ２Ｏ，Ｆ
Ｃ５Ｉ、Ｆｌ、ＡＧを続いて送イ５して電文送信を正常
終ｒする。

以−ト述べたデータ送信方式においては次のような時間
的１Ｉｉｌｊ限がある。

即ち、第５図でわかるように最終キャラクタのデータＣ
ｎをＣＲ２３ａに転送してＴＣ信号が発生してから、　
５Ｒ２３ｂからデータＣｎの最後のビットが送信される
まで（最大２Ｔ時間。ここでＴは１キャラクタ送出時間
とする）にＥＯＣフラグを“１“にしないと、第６図に
示すようにＴＲＣ５は電文の異常終ｒとみなしてしまう
。

高速にデータを送ｆにすればするほど、前述２丁は短く
なりｅｐ旧の丁Ｃ信号（ＩＰＴ信号）に対する処理時間
は短くなる。

高速のデータ送信で、ＣＰ旧の処理時間を問題なくする
ためには転送終結１３号（ＴＣ信号）を待たないで、送
信開始後ＴＲＣ５のＥＯＣをセットする方式が一般に用
いられている。こうすれば第６図に示すように矛盾なく
送信を完ｒすることができる。

（発明が解決しようとする問題点） しかしながら」−記のデータ送信方式では次に述べるよ
うにＭＥＭ２から読み出したデータをＴＲＣ５のＣＲ２
３ａに書込むサイクルで異常があっても、その時のデー
タを、本来ＥＯＣが書かれない異常があってもすでに書
かれているため、正常なものとして送出してしまう欠点
があった。

例えば電文の途中のキャラクタのデータにおいてＭＥＭ
２でパリティエラーを検出した場合を例に説明する。

この場合ＴＲＣ５に対しては、第５図（ｇ）に示すよう
に、既に１１５号にをオンとし、ＤＭＡＣ４がシステム
バスＩＯを捕捉している。ＭＥＭ２のパリティエラー情
報はシステムバス１Ｇを通って、−ｐ−ｓｏｅａに通知
され、ここからシステムバス１０に対してエラー発生に
伴うバス使用中断指令信号が送出される。この指令によ
りＤＭＡに４には異常終了信号が人力され、１９１１信
り−はオフとなり、システムバス１０を解放する。１１
１４３号のオフによりＴＲＣ５のＣＩ＋２３ａへはその
ときのバス１３の内容が書込まれてしまい、やかて次の
ＤＲＱ信号をオンとする。一方ＤＭＡ（：４には異常終
了信号が人力されたために以後の動作を停止してしまう
。従って、ＴＲＣ５のＤＲＱ信号に応答しないために％
ＴＲＣ５は第６図でタイムアウトになった時点でＥＯＣ
をチェックし、予めＥＯ（：か“１”となっているので
、正常終了と見なしてｐｃｓｏ、　ｐｃｓ＋。

Ｆｌ、ＡＧを続けて送ってしまう。つまり、パリティエ
ラーの生じたデータを正常データとして送イ３してしま
う欠点があった。

本発明は以」−述べた問題点を解決し、高速なデータ送
イにを可能とする通イに制御装置のデータ送１３方式を
提供することを１的とする。

（問題点を解決するための１段） 本発明は前記問題点を解決するために、通１３回線を介
して外部装置との間でデータの送受イ；〜を行う送受信
部と、前記データを格納する記憶部と、該記憶部と６１
記送受信部の間のデータ転送をＩＩ′ｌ接メモリアクセ
ス方式で制御する制御部とを有する通信制御装置におい
て、前記データ転送を行って、送受信部よりデータを送
信中に、データ及びデータ転送手順の異常が発生したと
き、該異常の有ることを示す信号を保持する第１の手段
と、第１の手段の出力信号に基づいて前記送受信部から
の送信データを強制的に無効にしてマーク信号を出力す
る第２手段とを設けたものである。

（作用） 本発明によれば以上のように通信制御装置のデータ送信
方式を構成したので、技術的手段は次のように作用する
。直接メモリアクセス方式による制御部（前述のＤＭＡ
Ｃ）の制御により記憶部から送受信部（前述のＴＲＣ）
へデータ転送を行フて、送受信部より通信回線へデータ
送信中に、データの異常（例えばパリティエラー）又は
データ転送順の異常（例えば送受信部の故障による）が
発生したとき、第１の手段（例えばフリップフロップ）
は、これらの異常のあることを示す信号を保持するよう
に働く。また第２の手段（例えばオア回路）は第１の出
力信号に基づいて送受信部からの誤った送信データを無
効にしてマーク信号（“１”）を出力するように働く。

従って前記従来技術の問題点を解決できるのである。

（実施例） 第１図は本発明の一実施例を示すブロック図である。同
図において、第２図と同一の参照符号は同一性のある構
成要素を示す。６はエラーのあることを示す信号を保持
する保持回路で、例えばフリップフロップで構成される
。７は出力信号を保持回路６のセット端子（Ｓ）に人力
するアンド回路、８はエラー発生時にシリアル出力線１
４から一方の入力端子に人力される送信データを強制的
に無効にしてマーク信号（“１”）を送信するオア回路
、９は５ＢＣ３よりバス使用中断指令信号をアンド回路
７の一方の入力端子へ人力する信号線、１５はＤＭＡＣ
４よりＤＭＡ要求信号（ＤＲＱ信号）に対するＤＭＡ許
可信号（Ｄへ信号）をアンド回路７の他方の入力端子に
人力する信号線、１６はＣＰ旧よりエラーリセット信号
を保持回路６のリセット端子（Ｒ）に人力する信号線、
１７は保持回路６の出力信号をオア回路８の他方の入力
端子及びシステムバス１０へ送出する信号線である。

次に本実施例の動作を説明する。通常の送信動作は従来
の手順と同一で、エラー発生時の送信動作のみが異なる
。そこで電文の途中のキャラクタにおいて、ＭＥＭ２で
パリティエラーを検出した場合を例に説明する。前述の
手順と同一の手順によりＤＭＡ１ｌ：４がシステムバス
１０を捕捉している所から説明を行う。

まず、ＴＲＣ５に対しては、第５図（ｇ）に示すように
、既にＷＲ倍信号オンとしている所でＭＥＭ２がパリテ
ィエラーを検出したとすると、ＭＥＭ２のエラー情報は
システムバス１０を通って、−担５ＢＣ３に通知され、
ここからシステムバスｌＯに対してエラー発生に伴う、
バス使用中断指令が送出される。この指令によりＤＭＡ
Ｃ４には異常終了信号が人力され、ＷＲ倍信号オフとな
り、システムバス１０を解放する。これと同時にバス使
用中断指令信号はアンド回路７へも信号線９を通り人力
される。このとき、アンド回路７の信号線１５側の入力
端子にはＤＡ倍信号人力されており、ＤＭＡサイクル中
は“１”となっているので、バス使用中断指令信号を受
は取ると、論理積がとられアンド回路７の出力が“１”
となり、保持回路６へ人力され保持される。また、ＷＲ
倍信号オフによりＴＲＣ５のＣＲ２３ａへは、その時の
バス１３の内容が書込まれてしまい、やがて次のＤＲＱ
信号をオンとする。

一方、ＤＭＡＣ４には異常終了信号が入力されたために
以後の動作を停止してしまう。従って、ＤＭＡＣ４がＴ
Ｒ（：５のＤＲＱ信号に応答しないために、ＴＲＣ５は
第６図でタイムアウトになった時点で、ＥＯＣをチェッ
クし予めＥＯＣが“ｌ”となっているので正常終了と見
做してＦｅ２Ｏ，ＦＧＳＩフラグを続けて送ってしまう
。このエラー発生時には保持回路６の出力（信号線１７
）が“１′′となっているため、オア回路８はシリアル
出力線１４からの誤った送信データを強制的に無効とし
てマーク信号（“１”）を出力する。これはアイドルで
あり送信権の放棄を示すので、受信側の装置はそのフレ
−八を無効として扱う。ＣＰ旧はＴＲＣ５の送信完了の
時点で、システムバス１０及び信号線１７を介して、保
持回路６の状態をチェックして出力が１′′であれば異
常終了とみなし、プログラムにより保持回路６をリセッ
］・シ、上位プログラムにより再送を行う。

このように本実施例によれば、ＭＥＭ２から読み出した
データをＣＲ２３ａに書込むサイクルでエラーが起きて
も、エラーのあることを示す信号を保持する保持回路６
と、この出力信号により送信データを強制的に°’　１
　”　　（ＩＤＬＥ状態）にするオア回路８を設けたこ
とによりエラーしたデータを通信回線上に直接出力する
ことを防止出来るようにしたので、ＥＯＣフラグを転送
終結信号（ＴＣ信号）を持たないでセットする方式を使
うことができるようになり、高速のデータ送信を行うこ
とが可能になる。

以上の実施例では、パリティエラーを例にデータの異常
の場合におけるデータ送信について説明したが、データ
転送中にＤＭ八へｌ：４などの故障によりデータ転送手
順に異常があった場合にも、Ｓ　Ｂ　Ｃ３によりバス使
用中断指令信号を出力することにより同様に誤った送信
データを強制的に無効としてマーク信号を出力する、こ
とができるのは明らかである。

（発明の効果） 以上詳細に説明したように本発明によれば、直接メモリ
アクセス方式によりデータ転送を行って、データを送信
中に、データ及びデータ転送手順の異常か発生すると、
誤った送信データを無効にしてマーク信号を出力するよ
うにしたので、誤った送イ２データの送イ３を未然に防
ぐことができる。また、転送終結イバ号を待たないで、
送信開始後に最終キャラクタを示すフラグをセットする
通信制御装置に、本発明を適用すれば高速なデータ送信
を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は従来の通
信制御装置のブロック図、第３図はＴＲＣの内部構成図
、第４図は送信データの構成図、第５図は通信制御装置
の送信動作を示すタイムチャート、第６図はＴＲＣの送
信動作を示すフローチャートである。 １・・・ｃｐｕ　　（制御部）、２・・・計Ｍ　（記憶
部）、３・・・ｓｎｃ　　（システムバス制御部）、４
・・・ＤＭＡＣ（直接メモリ制御部）５・・・ＴＲＣ（
通信制御用大規模集積回路）、６・・・保持回路、７・
・・アンド回路、８・・・オア回路 ９、　Ｉ＋、　１５．　］６．１７・・・信号線、ｌＯ
・・・システムバス、　１２．１３・・・バス、１４・
・・シリアル出力線。

Claims (1)

1. 【特許請求の範囲】 通信回線を介して外部装置との間でデータの送受信を行
   う送受信部と、前記データを格納する記憶部と、該記憶
   部と前記送受信部の間のデータ転送を直接メモリアクセ
   ス方式で制御する制御部とを有する通信制御装置におい
   て、 前記データ転送を行って、送受信部よりデータを送信中
   に、データ及びデータ転送手順の異常が発生したとき、
   該異常の有ることを示す信号を保持する第１の手段と、 第１の手段の出力信号に基づいて前記送受信部からの送
   信データを強制的に無効にしてマーク信号を出力する第
   ２の手段とを設けたことを特徴とする通信制御装置のデ
   ータ送信方式。