JPH0459820B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は通信制御装置におけるデータ送信方式
に関するものである。

（従来の技術） 近年通信の分野においては、各種の周辺制御回
路を単一素子上に実現した使い易い通信制御用大
規模集積回路（以下TRCと呼ぶ）が容易に入手
できるようになつてきた。この種のTRCを用い
た通信制御装置の送信系のブロツク図を第２図に
示す。同図において、１は通信制御装置全体を制
御する制御部（以下CPUという）、２は記憶部
（以下MEMという）、３はシステムバスを制御す
るシステムバス制御部（以下SBCという）、４は
直接メモリアクセス方式によりデータ転送を制御
する直接メモリ制御部（以下DMACという）、５
はTRC、１０はアドレス、データ、各種制御信
号を授受するためのシステムバス、１１はDMC
４とTRC５間の制御信号を授受るための信号機、
１２，１３はシステムバス１０、DMC４及び
TRC５を接続するバス、１４はTRC５からのシ
リアル送信データを送信するためのシリアル出力
線である。

TRC５の送信形の内部構成を第３図に示す。
同図において、２１は入出力を制御する入出力制
御部、２２はTRC５内の送信系全体を制御する
送信制御回路、２３はパラレルレジスタ（以下
CRという）２３ａとシフトレジスタ（以下SRと
いう）２３ｂを有する送信回路、２４は内部バス
である。CR２３ａは８ビツトの転送データを保
持してSR２３ｂへ出力する。SR２３ｂは８ビツ
トとパラレルデータをシリアルデータに変換して
シリアル出力線１４へ出力する。

第４図は１フレーム分の送信データの構成を示
す図で、Ｆは電文と開始又は終結を示すフラグ
（FLAG）、Ａは送信先のアドレス（なお、後述の
動作説明では省略する）、C₁，C₂，…，C_oはｎキ
ヤラクタのデータ、FCSO，FCSIはフレームチ
エツクシーケンスを示すフラグである。

第５図は通信制御装置の送信動作を示すタイム
チヤートである。

次に第２図乃至第５図を参照して送信動作を説
明する。

(1) まずCPU１は電文をMEM２内に編集し、
MEM２内の電文の開始アドレス及び電文長等
をDMAC４に設定して送信動作を可能にする。

(2) 次に、CPU１はTRC５に対して同期方式、
電文送出速度等を設定し、直接メモリアクセス
（DMA）方式による送信動作の開始を支持す
る。

(3) TRC５はCPU１からの動作開始支持により
電文の開始を示すフラグＦをシリアル出力線１
４へ送信し、これと同時に入出力制御回路２１
によりDMA要求信号（DRQ信号）をオンと
し、信号線１１を介してDMAC４へ送出する
（第５図ｃ）。

(4) DRQ信号を受け取つたDMC４はバス１２を
介してSBC３にバス要求信号（BR信号）を送
る（第５図ｄ）。

(5) DR信号を受け取つたSBC３では、システム
バス１０の空きを監視してDMAC４が使える
状態になると、バス使用可能信号（BA信号）
をDMAC４へ返す（第５図ｅ）。

(6) DMAC４は、SBC３よりBA信号を受け取る
と、DMA許可信号（DA信号）及びデータ書
込信号（WR信号）をオンとしてTRC５に送
出する（第５図ｆ，ｇ）と共に、バス１２を経
由してMEM２内の電文のアドレスをMEM２
へ送出する。

(7) MEM２はDMAC４からのアドレスの示すデ
ータをシステムバス１０、バス１３を介して
TRC５へ転送する。TRC５で受け取られたデ
ータは入出力制御回路２１を介して送信回路２
３へ送られ、WR信号を立ち下がりでCR２３
ａに書き込まれる。

(8) 送信制御回路２２の制御により、SR２３ｂ
のシリアル出力線１４へのデータの送信動作が
完了した状態となつていると、CR２３ａの内
容はSR２３ｂへ送られシリアルデータに変換
された後、シリアル出力線１４へ送信される。

(9) これと同時に、TCR５は、次に送信すべき
データを要求するために、DRQ信号を再度オ
ンとしてDMC４へ送信する。

以下(4)から(9)を順次繰返して電文を順番に
MEM２より取り出してシリアル出力線１４へ送
信していく。

次に第６図のフローチヤートを用いてTCR５
の送信動作を説明する。

TCR５はCPU１からの動作開始支持により電
文の開始を示すフラグＦ（FLAG）をシリアル出
力線１４へ送信し、DRQ信号をオンとすると同
時に、送信制御回路２２によりタイマをスタート
させDRQ信号のオン時間を監視する（S1〜S3）。
タイムアウトなる前にCR２３ａにデータが書き
込まれるのを送信制御回路２２により監視し、書
き込みが終了する（CR FULL）と、タイマをリ
セツトすると共にDRQ信号をオフにする（S4〜
S6）。その後送信制御回路２２の支持によりSR２
３ｂが空になつた後、CR２３ａの内容がSR２３
ｂへ転送され、１ビツトずつシフトされてシリア
ル信号線１４へ送信すると共に、DRQ信号を再
度オンとする（S6，S7，S2）。この動作を順次繰
返して電文を順番にシリアル出力線１４へ送信し
て行く。

次にタイムアウトになる前にCR２３ａに次の
キヤラクタC_o+1が書き込まれていない場合（タイ
ムアウトとなつた時）、DRQ信号をオフとすると
共にタイマをリセツトし、最終キヤラクタを示す
フラグであるEOC（ここでEOCは送信制御回路２
２の中にあるビツトでCPU１により書き込まれ
るものである）を送信制御回路２２により判定を
行う（S9）。EOC＝“１”であれば最終キヤラク
タと判定してデータC_oに続いてフレームチエツ
クシーケンスFCSO，FCSIその次に電文の終結
を示すフラグＦ（FLAG）をシリアル出力線１４
へ送出する（第５図ａ，ロ、S10〜11）。

一方、EOC＝“０”であると、データC_oは最終
キヤラクタではなく何らかのエラーによりC_o+1が
CR２３ａに書き込まれなかつたと判断しエラー
表示をすると共にシリアル出力線１４にはデータ
C_oに続いて電文放棄信号（ABORT信号）と電文
の終結を示すフラグＦ（FLAG）を送出する（第
５図ａ，イ、S12〜S13）。

電文の終結処理は、以上説明のようにEOCを
判定することにより次のように行われる。

前述の手順１においてDMAC４に電文長を設
定しているので、最終キヤラクタのデータC_oの
TRC５への書込みが完了すると、転送終結信号
（TC信号）をDMC４より送出して動作を停止す
る。この信号はバス１３及びシステムバス１０を
通つてCPU１に割込み（IPT信号）として通知
される。CPU１ではこの割込信号（IPT信号）
に呼応してTRC５の内部の最終キヤラクタを示
すフラグEOCを“１”とする。TRC５はデータ
C_oをSR２３ｂから送信完了した時点でEOCを判
定し、FCSO，FCSI，FLAGを続いて送信して
電文送信を正常終了する。

以上述べたデータ送信方式においては次のよう
な時間的制限がある。

即ち、第５図でわかるように最終キヤラクタの
データC_oをCR２３ｂに転送してTC信号が発生し
てから、SR２３ｂからデータC_oの最後のビツト
が送信されるまで（最大2T時間。ここでＴは１
キヤラクタ送出時間とする）にEOCフラグを
“１”にしないと、第６図に示すようにTRC５は
電文の異常終了とみなしてしまう。

高速にデータを送信すればするほど、前述2T
は短くなりCPU１のTC信号（IPT信号）に対す
る処理時間は短くなる。

高速のデータ送信で、CPU１の処理時間を問
題なくするためには転送終結信号（TC信号）を
待たないで、送信開始後TRC５のEOCをセツト
する方式が一般に用いられている。こうすれば第
６図に示すように矛盾なく送信を完了することが
できる。

（発明が解決しようとする問題点） しかしながら上記のデータ送信方式では次に述
べるようにMEM２から読み出したデータをTRC
５のCR２３ａに書込むサイクルで異常があつて
も、その時のデータを、本来EOCが書かれない
異常があつてもすでに書かれているため、正常な
ものとして送出してしまう欠点があつた。

例えば電文の途中のキヤラクタのデータにおい
てMEM２でパリテイエラーを検出した場合を例
に説明する。

この場合TRC５に対しては、第５図ｇに示す
ように、既にWR信号にをオンとし、DMAC４
がシステムバス１０を捕捉している。MEM２の
パリテイエラー情報はシステムバス１０を通つ
て、一旦SBC３に通知され、ここからシステム
バス１０に対してエラー発生に伴うバス使用中断
指令信号が送出される。この指令によりDMAC
４には異常終了信号が入力され、WR信号はオフ
となり、システムバス１０を解放する。WR信号
のオフによりTRC５のCR２３ａへはそのときの
バス１３の内容が書込まれてしまい、やがて次の
DRQ信号をオンとする。一方DMAC４には異常
終了信号が入力されたために以後の動作を停止し
てしまう。従つて、TRC５のDRQ信号に応答し
ないために、TRC５は第６図でタイムアウトに
なつた時点でEOCをチエツクし、予めEOCが
“１”となつているので、正常終了と見なして
FCSO，FCSI，FLAGを続けて送つてしまう。
つまり、パリテイエラーの生じたデータを正常デ
ータとして送信してしまう欠点があつた。

本発明は以上述べた問題点を解決し、高速なデ
ータ送信を可能とする通信制御装置のデータ送信
方式を提供することを目的とする。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、通信回
線を介して外部装置との間でデータの送受信を行
う送受信部と、前記データを格納する記憶部と、
該記憶部と前記送受信部の間のデータ転送を直接
メモリアクセス方式で制御する制御部とを有する
通信制御装置において、前記データ転送を行つ
て、送受信部よりデータを送信中に、データ及び
データ転送手順の異常が発生したとき、該異常の
有ることを示す信号を保持する第１の手段と、第
１の手段の出力信号に基づいて前記送受信部から
の送信データを強制的に無効にしてマーク信号を
出力する第２手段とを設けたものである。

（作用） 本発明によれば以上のように通信制御装置のデ
ータ送信方式を構成したので、技術的手段は次の
ように作用する。直接メモリアクセス方式による
制御部（前述のDMAC）の制御により記憶部か
ら送受信部（前述のTRC）ヘデータ転送を行つ
て、送受信部より通信回線へデータ送信中に、デ
ータの異常（例えばパリテイエラー）又はデータ
転送順の異常（例えば送受信部の故障による）が
発生したとき、第１の手段（例えばフリツプフロ
ツプ）は、これらの異常のあることを示す信号を
保持するように働く。また第２の手段（例えばオ
ア回路）は第１の出力信号に基づいて送受信部か
らの誤つた送信データを無効にしてマーク信号
（“１”）を出力するように働く。従つて前記従来
技術の問題点を解決できるのである。

（実施例） 第１図は本発明の一実施例を示すブロツク図で
ある。同図において、第２図と同一の参照符号は
同一性のある構成要素を示す。６はエラーのある
ことを示す信号を保持する保持回路で、例えばフ
リツプフロツプで構成される。７は出力信号を保
持回路６のセツト端子Ｓに入力するアンド回路、
８は、エラー発生時にシリアル出力線１４から一
方の入力端子に入力される送信データを強制的に
無効にしてマーク信号（“１”）を送信するオア回
路、９はSBC３よりバス使用中断指令信号をア
ンド回路７の一方の入力端子へ入力する信号線、
１５はDMAC４よりDMA要求信号（DRQ信号）
に対するDMA許可信号（DA信号）をアンド回
路７の他方の入力端子に入力する信号線、１６は
CPU１よりエラーリセツト信号を保持回路６の
リセツト端子Ｒに入力する信号線、１７は保持回
路６の出力信号をオア回路８の他方の入力端子及
びシステムバス１０へ送出する信号線である。

次に本実施例の動作を説明する。通常の送信動
作は従来の手順と同一で、エラー発生時の送信動
作のみが異なる。そこで電文と途中とキヤラクタ
において、MEM２でパリテイエラーを検出した
場合を例に説明する。前述の手順と同一の手順に
よりDMAC４がシステムバス１０を捕捉してい
る所から説明の行う。

まず、TCR５に対しては、第５図ｇに示すよ
うに、既にWR信号をオンとしている所でMEM
２がパリテイエラーを検出したとすると、MEM
２のエラー情報はシステムバス１０を通つて、一
担SBC３に通知され、ここからシステムバス１
０に対してエラー発生に伴う、バス使用中断指令
が送出される。この指令によりDMAC４には異
常終了信号が入力され、WR信号はオフとなり、
システムバス１０を解放する。これと同時にバス
使用中断指令信号はアンド回路７へも信号線９を
通り入力される。このとき、アンド回路７の信号
線１５側の入力端子にはDA信号が入力されてお
り、DMAサイクル中は“１”となつているの
で、バス使用中断指令信号を受け取ると、論理積
がとられアンド回路７の出力が“１”となり、保
持回路６へ入力され保持される。また、WR信号
のオフによりTRC５のCR２３ａへは、その時の
バス１３の内容が書込まれてしまい、やがて次の
DRQ信号をオンとする。

一方、DMAC４には異常終了信号が入力され
たために以後の動作を停止してしまう。従つて、
DMAC４がTRC５のDRQ信号に応答しないため
に、TRC５は第６図でタイムアウトになつた時
点で、EOCをチエツクし予めEOCが“１”とな
つているので正常終了と見倣してFCSO，FCSI
フラグを続けて送つてしまう。このエラー発生時
には保持回路６の出力（信号線１７）が“１”と
なつているため、オア回路８はシリアル出力線１
４からの誤つた送信データを強制的に無効として
マーク信号（“１”）を出力する。これはアイドル
であり送信権の放棄を示すので、受信側の装置は
そのフレームを無効として扱う。CPU１はTRC
５の送信完了の時点で、システムバス１０及び信
号線１７を介して、保持回路６の状態をチエツク
して出力が“１”であれば異常終了とみなし、プ
ログラムにより保持回路６をリセツトし、上位プ
ログラムにより再送を行う。

このように本実施例によれば、MEM２から読
み出したデータをCR２３ａに書込むサイクルで
エラーが起きても、エラーのあることを示す信号
を保持する保持回路６と、この出力信号により送
信データを強制的に“１”（IDLE状態）にするオ
ア回路８を設けたことによりエラーしたデータを
通信回線上に直接出力することを防止出来るよう
にしたので、EOCフラグを転送終結信号（TC信
号）を持たないでセツトする方式を使うことがで
きるようになり、高速のデータ送信を行うことが
可能になる。

以上の実施例では、パリテイエラーを例にデー
タの異常の場合におけるデータ送信について説明
したが、データ転送中にDMAC４などの故障に
よりデータ転送手順に異常があつた場合にも、
SBC３によりバス使用中断指令信号を出力する
ことにより同様に誤つた送信データを強制的に無
効としてマーク信号を出力することができるのは
明らかである。

（発明の効果） 以上詳細に説明したように本発明によれば、直
接メモリアクセス方式によりデータ転送を行つ
て、データを送信中に、データ及びデータ転送手
順の異常が発生すると、誤つた送信データを無効
にしてマーク信号を出力するようにしたので、誤
つた送信データの送信データの送信を未然に防ぐ
ことができる。また、転送終結信号を持たない
で、送信開始後に最終キヤラクタを示すフラグを
セツトする通信制御装置に、本発明を適用すれば
高速なデータ送信を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は
従来の通信制御装置のブロツク図、第３図は
TRCの内部構成図、第４図は送信データの構成
図、第５図は通信制御装置の送信動作を示すタイ
ムチヤート、第６図はTRCの送信動作を示すフ
ローチヤートである。 １……CPU（制御部）、２……MEM（記憶部）、
３……SBC（システムバス制御部）、４……
DMAC（直接メモリ制御部）、５……TRC（通信
制御用大規模集積回路）、６……保持回路、７…
…アンド回路、８……オア回路、９，１１，１
５，１６，１７……信号線、１０……システムバ
ス、１２，１３……バス、１４……シリアル出力
線。

Claims (1)

1. 【特許請求の範囲】 １ 通信回線を介して外部装置との間でデータの
   送受信を行う送受信部と、前記データを格納する
   記憶部と、該記憶部と前記送受信部の間のデータ
   転送を直接メモリアクセス方式で制御する制御部
   とを有する通信制御装置において、 前記テータ転送を行つて、送受信部よりデータ
   を送信中に、データ及びデータ転送手順の異常が
   発生したとき、該異常の有ることを示す信号を保
   持する第１の手段と、 第１の手段の出力信号に基づいて前記送受信部
   からの送信データを強制的に無効にしてマーク信
   号を出力する第２の手段とを設けたことを特徴と
   する通信制御装置のデータ送信方式。