JPS6256545B2 - - Google Patents
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- JPS6256545B2 JPS6256545B2 JP55083388A JP8338880A JPS6256545B2 JP S6256545 B2 JPS6256545 B2 JP S6256545B2 JP 55083388 A JP55083388 A JP 55083388A JP 8338880 A JP8338880 A JP 8338880A JP S6256545 B2 JPS6256545 B2 JP S6256545B2
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- JP
- Japan
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- character
- signal
- parity
- memory
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Links
- 230000005540 biological transmission Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 20
- 230000004044 response Effects 0.000 description 18
- 239000000872 buffer Substances 0.000 description 11
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は端末装置との間でキヤラクタ同期方式
の入出力インターフエイスによりデータの送受信
を制御する端末制御装置に関し、特に受信データ
をDMA（ダイレクトメモリアクセス）によりメ
モリへ格納する場合の制御方式に関するものであ
る。
の入出力インターフエイスによりデータの送受信
を制御する端末制御装置に関し、特に受信データ
をDMA（ダイレクトメモリアクセス）によりメ
モリへ格納する場合の制御方式に関するものであ
る。
端末装置と端末制御装置の間で送受されるデー
タ（電文）は、第１図に示すように、一般に同期
信号等のフラグコードＦ、端末アドレスＡ、各種
の応答を示すレスポンスコードＲ、データ
（DATA）、フラグコードＦおよびブロツクチエ
ツクキヤラクタ（BCC）で構成されている。普
通、Ｆ部はパリテイエラーとして検出するため、
Ｆ部のパリテイはそれ以外のフイールドのパリテ
イとは逆になつている。便宜上、こゝではＦ部は
偶数パリテイ、それ以外のフイールドは奇数パリ
テイをとるとする。端末制御装置は、このような
構成のデータをキヤラクタ同期方式で受信し、１
キヤラクタ毎にパリテイチエツクする場合、装置
を奇数パリテイで動作させ、Ｆ部で強制的にパリ
テイエラーを発生させて受信データの先頭を検出
する。そして、Ｆ部を検出すると、プログラムに
よりパリテイエラー検出ラツチをリセツトして、
後続のデータ部などのパリテイチエツク結果が該
パリテイエラー検出ラツチに反映できる様にした
後、受信データをＦ部から順次メモリへ格納して
いく。
タ（電文）は、第１図に示すように、一般に同期
信号等のフラグコードＦ、端末アドレスＡ、各種
の応答を示すレスポンスコードＲ、データ
（DATA）、フラグコードＦおよびブロツクチエ
ツクキヤラクタ（BCC）で構成されている。普
通、Ｆ部はパリテイエラーとして検出するため、
Ｆ部のパリテイはそれ以外のフイールドのパリテ
イとは逆になつている。便宜上、こゝではＦ部は
偶数パリテイ、それ以外のフイールドは奇数パリ
テイをとるとする。端末制御装置は、このような
構成のデータをキヤラクタ同期方式で受信し、１
キヤラクタ毎にパリテイチエツクする場合、装置
を奇数パリテイで動作させ、Ｆ部で強制的にパリ
テイエラーを発生させて受信データの先頭を検出
する。そして、Ｆ部を検出すると、プログラムに
よりパリテイエラー検出ラツチをリセツトして、
後続のデータ部などのパリテイチエツク結果が該
パリテイエラー検出ラツチに反映できる様にした
後、受信データをＦ部から順次メモリへ格納して
いく。
ところで、この様な端末制御装置において、
DMA機能により受信データをメモリへ格納する
場合次の様な問題がある。即ち、DMAは通常の
プログラム処理とは独立に直接メモリをアクセス
してデータの読み書きを行う方式で、一旦、
DMA機能による受信データのメモリに対する転
送動作が開始されると、１ブロツクのデータ転送
が終了するまで、途中でプログラムが介入できな
い。従つて、受信データ中のフラグコードを検出
してパリテイエラー検出ラツチがセツト状態をと
ると、このセツト状態は該受信データがすべてメ
モリへ格納されるまで保持されることになり、デ
ータ部等のパリテイチエツクがパリテイエラー検
出ラツチに正しく反映されない事態が生じる。
DMA機能により受信データをメモリへ格納する
場合次の様な問題がある。即ち、DMAは通常の
プログラム処理とは独立に直接メモリをアクセス
してデータの読み書きを行う方式で、一旦、
DMA機能による受信データのメモリに対する転
送動作が開始されると、１ブロツクのデータ転送
が終了するまで、途中でプログラムが介入できな
い。従つて、受信データ中のフラグコードを検出
してパリテイエラー検出ラツチがセツト状態をと
ると、このセツト状態は該受信データがすべてメ
モリへ格納されるまで保持されることになり、デ
ータ部等のパリテイチエツクがパリテイエラー検
出ラツチに正しく反映されない事態が生じる。
本発明は上記の問題点を解決すべくなされたも
ので、受信データ中のフラグコードを検出してパ
リテイエラーとなると、強制的にパリテイエラー
検出ラツチをリセツトする様にして、DMAによ
る受信動作時、フラグコード以外のフイールドの
パリテイチエツクがパリテイエラー検出ラツチに
正しく反映される受信制御方式を提供することに
ある。
ので、受信データ中のフラグコードを検出してパ
リテイエラーとなると、強制的にパリテイエラー
検出ラツチをリセツトする様にして、DMAによ
る受信動作時、フラグコード以外のフイールドの
パリテイチエツクがパリテイエラー検出ラツチに
正しく反映される受信制御方式を提供することに
ある。
以下、本発明を図示の実施例により詳細に説明
する。
する。
第２図は本発明の一実施例で、１は端末装置、
２は端末制御装置であり、両者は回線３を通して
接続されている。こゝで、端末制御装置２はデー
タ送受信制御部１１、データバス切換回路１２、
メモリ１３、主制御部１４、DMA要求制御部１
５、リセツト信号発生回路１６などで構成され
る。データ送受信制御部１１は端末装置１とのデ
ータ送受信を制御するもので、これにはパリテイ
エラー等の回線ステータス検出とデータの直並列
変換機能等が具備されている。１１０はパリテイ
エラー検出回路、１２０と１３０は送受信バツフ
アである。データバス切換回路１２は信号線２３
のDMAACK信号により、データバス１８とリセ
ツト信号線２０を切り換えてデータバス１７に接
続する機能を有している。データバス１７は送受
信データ線とエラーステータスビツト線から成つ
ている。メモリ１３は送信データ、受信データお
よびプログラム等を格納する部分であり、主制御
部１４はデータ送受信制御部１１とメモリ１３の
間のデータの読み書きを制御する部分である。主
制御部１４にはDMA機能が具備されており、
DMA要求制御部１５により起動がかけられる。
リセツト信号発生回路１６はパリテイエラーのリ
セツト信号を出力する回路である。
２は端末制御装置であり、両者は回線３を通して
接続されている。こゝで、端末制御装置２はデー
タ送受信制御部１１、データバス切換回路１２、
メモリ１３、主制御部１４、DMA要求制御部１
５、リセツト信号発生回路１６などで構成され
る。データ送受信制御部１１は端末装置１とのデ
ータ送受信を制御するもので、これにはパリテイ
エラー等の回線ステータス検出とデータの直並列
変換機能等が具備されている。１１０はパリテイ
エラー検出回路、１２０と１３０は送受信バツフ
アである。データバス切換回路１２は信号線２３
のDMAACK信号により、データバス１８とリセ
ツト信号線２０を切り換えてデータバス１７に接
続する機能を有している。データバス１７は送受
信データ線とエラーステータスビツト線から成つ
ている。メモリ１３は送信データ、受信データお
よびプログラム等を格納する部分であり、主制御
部１４はデータ送受信制御部１１とメモリ１３の
間のデータの読み書きを制御する部分である。主
制御部１４にはDMA機能が具備されており、
DMA要求制御部１５により起動がかけられる。
リセツト信号発生回路１６はパリテイエラーのリ
セツト信号を出力する回路である。
第３図は第２図の動作を説明するためのタイム
チヤートで、特に本発明に関係のある受信動作の
タイムチヤートを示したものである。今、第１図
に示す電文構成のデータが回線３を通して端末装
置１より到来したとする。端末制御装置２におけ
るデータ送受信制御部１１は、受信データをビツ
トシリアルに順次バツフア（シフトレジスタ）１
２０に格納していき、１キヤラクタ揃うと、該受
信データを並列にバツフア１３０へ移し、次の受
信データをバツフア１２０に格納していく。バツ
フア１３０に移されたデータはパリテイエラー検
出回路１１０でもつてパリテイエラーがチエツク
され、エラーを検出すると、該パリテイエラー検
出回路１１０内のエラー検出ラツチをセツトす
る。既述した様に、バツフア１３０の受信キヤラ
クタがＦ部の場合、パリテイエラー検出ラツチは
必ずセツト状態をとる。
チヤートで、特に本発明に関係のある受信動作の
タイムチヤートを示したものである。今、第１図
に示す電文構成のデータが回線３を通して端末装
置１より到来したとする。端末制御装置２におけ
るデータ送受信制御部１１は、受信データをビツ
トシリアルに順次バツフア（シフトレジスタ）１
２０に格納していき、１キヤラクタ揃うと、該受
信データを並列にバツフア１３０へ移し、次の受
信データをバツフア１２０に格納していく。バツ
フア１３０に移されたデータはパリテイエラー検
出回路１１０でもつてパリテイエラーがチエツク
され、エラーを検出すると、該パリテイエラー検
出回路１１０内のエラー検出ラツチをセツトす
る。既述した様に、バツフア１３０の受信キヤラ
クタがＦ部の場合、パリテイエラー検出ラツチは
必ずセツト状態をとる。
一方、データ送受信制御部１１はバツフア１２
０から１３０へ１キヤラクタの受信データが転送
し終つた時点で、信号線２１を通してDMA要求
制御部１５に対して受信完了信号を送る。DMA
要求制御部１５は受信完了信号を受領すると、信
号線２２を通して主制御部１４に対しDMA要求
（リード要求）を送出する。このDMA要求に対し
て、主制御部１４はDMA動作可能であれば、信
号線２３を通してDMA要求制御部１５へ応答信
号（DMAACK信号）を返す。この応答信号によ
り、DMA要求制御部１５はDMA要求を復旧す
る。同時に、上記応答信号はデータバス切換回路
１２にも送られ、該データバス切換回路１２は該
応答信号を受領すると、データバス１７をデータ
バス１８の側へ接続する。この応答信号の送出
後、主制御部１４は信号線１９を通してメモリ１
３へ書込みアドレスを送ると共に、データ送受信
制御部１１へ信号線２４を通してリードストロー
ブ信号を送り、バツフア１３０の受信データとパ
リテイエラー検出回路１１０内のエラーステータ
スビツトをデータバス１７、データバス切換回路
１２、データバス１８を通つてメモリ１３へ格納
する。前記信号線２１の受信完了信号はリードス
トローブ信号により復旧する。又、主制御部１４
のDMA機能により書込みアドレスの更新が行わ
れる。
０から１３０へ１キヤラクタの受信データが転送
し終つた時点で、信号線２１を通してDMA要求
制御部１５に対して受信完了信号を送る。DMA
要求制御部１５は受信完了信号を受領すると、信
号線２２を通して主制御部１４に対しDMA要求
（リード要求）を送出する。このDMA要求に対し
て、主制御部１４はDMA動作可能であれば、信
号線２３を通してDMA要求制御部１５へ応答信
号（DMAACK信号）を返す。この応答信号によ
り、DMA要求制御部１５はDMA要求を復旧す
る。同時に、上記応答信号はデータバス切換回路
１２にも送られ、該データバス切換回路１２は該
応答信号を受領すると、データバス１７をデータ
バス１８の側へ接続する。この応答信号の送出
後、主制御部１４は信号線１９を通してメモリ１
３へ書込みアドレスを送ると共に、データ送受信
制御部１１へ信号線２４を通してリードストロー
ブ信号を送り、バツフア１３０の受信データとパ
リテイエラー検出回路１１０内のエラーステータ
スビツトをデータバス１７、データバス切換回路
１２、データバス１８を通つてメモリ１３へ格納
する。前記信号線２１の受信完了信号はリードス
トローブ信号により復旧する。又、主制御部１４
のDMA機能により書込みアドレスの更新が行わ
れる。
受信データがメモリ１３へ格納されるのに前後
して、信号線２３上の応答信号は復旧するが、
DMA要求制御部１５は、この応答信号の立下り
を検出すると、信号線２２を通して主制御部１４
へ再びDMA要求（ライト要求）を送出する。こ
のDMA要求に対して、主制御部１４は信号線２
３に再び応答信号を送出する。この応答信号によ
り、DMA要求制御部１５は信号線２２のDMA要
求を復旧するが、データバス切換回路１２はデー
タバス１７をリセツト信号線２０の側へ接続すべ
く、切換える。一方、主制御部１４は上記応答信
号の送出後、信号線２４を通してデータ送受信制
御部１１へライトストローブ信号を送る。この結
果、データ送受信制御部１１は見掛上送信時と同
様に機能して、リセツト信号発生回路１６のリセ
ツト信号を信号線２０、データバス切換回路１
２、データバス１７を経由して取り込み、パリテ
イエラー検出回路１１０のエラー検出ラツチをリ
セツトせしめる。こゝで、リセツト信号には、デ
ータバス１７中の少なくともエラーステータスビ
ツト線に対応するビツトが“０”を示すデータを
使用する。この結果、データバス１７経由でパリ
テイエラー検出回路１１０内のエラー検出ラツチ
に“０”が書き込まれ、リセツサされる。なお、
同時にバツフア１３０に対しても書き込み動作が
行われるが、該データは無視すればよい（通常の
ライト要求の場合にはメモリ１３から送信データ
のみが１キヤラクタ単位に読み出され、データバ
ス１７経由でバツフア１３０に格納される）。こ
のようにして、次の１キヤラクタの受信データが
バツフア１３０に揃うと、データ送受信制御部１
１は信号線２１に受信完了信号を送出し、以下、
上述の動作を繰り返す。これにより、１キヤラク
タ毎にパリテイエラー検出回路１１０内のエラー
検出ラツチがリセツトされるため、受信データ中
の各キヤラクタのパリテイチエツク結果が該エラ
ー検出ラツチに正しく反映される。
して、信号線２３上の応答信号は復旧するが、
DMA要求制御部１５は、この応答信号の立下り
を検出すると、信号線２２を通して主制御部１４
へ再びDMA要求（ライト要求）を送出する。こ
のDMA要求に対して、主制御部１４は信号線２
３に再び応答信号を送出する。この応答信号によ
り、DMA要求制御部１５は信号線２２のDMA要
求を復旧するが、データバス切換回路１２はデー
タバス１７をリセツト信号線２０の側へ接続すべ
く、切換える。一方、主制御部１４は上記応答信
号の送出後、信号線２４を通してデータ送受信制
御部１１へライトストローブ信号を送る。この結
果、データ送受信制御部１１は見掛上送信時と同
様に機能して、リセツト信号発生回路１６のリセ
ツト信号を信号線２０、データバス切換回路１
２、データバス１７を経由して取り込み、パリテ
イエラー検出回路１１０のエラー検出ラツチをリ
セツトせしめる。こゝで、リセツト信号には、デ
ータバス１７中の少なくともエラーステータスビ
ツト線に対応するビツトが“０”を示すデータを
使用する。この結果、データバス１７経由でパリ
テイエラー検出回路１１０内のエラー検出ラツチ
に“０”が書き込まれ、リセツサされる。なお、
同時にバツフア１３０に対しても書き込み動作が
行われるが、該データは無視すればよい（通常の
ライト要求の場合にはメモリ１３から送信データ
のみが１キヤラクタ単位に読み出され、データバ
ス１７経由でバツフア１３０に格納される）。こ
のようにして、次の１キヤラクタの受信データが
バツフア１３０に揃うと、データ送受信制御部１
１は信号線２１に受信完了信号を送出し、以下、
上述の動作を繰り返す。これにより、１キヤラク
タ毎にパリテイエラー検出回路１１０内のエラー
検出ラツチがリセツトされるため、受信データ中
の各キヤラクタのパリテイチエツク結果が該エラ
ー検出ラツチに正しく反映される。
なお、データバス切換回路１２は、例えば信号
線２３に送出される応答信号でセツト、リセツト
を交互に繰り返すＲ―Ｓ型フリツプフロツプを設
け、例えばリセツト時はデータバス１８を、又、
セツト時はリセツト信号線２０を選択して、それ
ぞれデータバス１２と接続するようにすればよ
い。勿論、送信動作の際は上記フリツプフロツプ
がセツトするのを禁止し、常にリセツト状態に保
持される様にする。
線２３に送出される応答信号でセツト、リセツト
を交互に繰り返すＲ―Ｓ型フリツプフロツプを設
け、例えばリセツト時はデータバス１８を、又、
セツト時はリセツト信号線２０を選択して、それ
ぞれデータバス１２と接続するようにすればよ
い。勿論、送信動作の際は上記フリツプフロツプ
がセツトするのを禁止し、常にリセツト状態に保
持される様にする。
以上説明した如く、本発明にあつては、DMA
の機能を何ら変更することなく、受信データ中の
各キヤラクタのパリテイチエツク結果が正しく反
映され、DMAを採用した受信動作が可能にな
る。
の機能を何ら変更することなく、受信データ中の
各キヤラクタのパリテイチエツク結果が正しく反
映され、DMAを採用した受信動作が可能にな
る。
第１図は受信データの構成例を示す図、第２図
は本発明の一実施例を示すブロツク図、第３図は
第２図の動作を説明するためのタイミング図であ
る。 １…端末装置、２…端末制御装置、３…回線、
１１…データ送受信制御部、１２…データバス切
換回路、１３…メモリ、１４…主制御部、１５…
DMA要求制御部、１６…リセツト信号発生回
路。
は本発明の一実施例を示すブロツク図、第３図は
第２図の動作を説明するためのタイミング図であ
る。 １…端末装置、２…端末制御装置、３…回線、
１１…データ送受信制御部、１２…データバス切
換回路、１３…メモリ、１４…主制御部、１５…
DMA要求制御部、１６…リセツト信号発生回
路。
Claims (1)
- １ 端末装置との間でキヤラクタ同期方式の入出
力インターフエイスによりデータの送受信を制御
する端末制御装置において、端末装置より受信し
た１キヤラクタ毎のデータをパリテイチエツク
し、DMA（ダイレクトメモリアクセス）により
メモリに格納すると共に、エラーリセツト信号を
発生する手段を設け、前記１キヤラクタの受信デ
ータをメモリに格納後、前記エラーリセツト信号
を有効にしてパリテイチエツクの結果を表示して
いるラツチをリセツトすることを特徴とする受信
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8338880A JPS578838A (en) | 1980-06-19 | 1980-06-19 | Reception controlling system of terminal controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8338880A JPS578838A (en) | 1980-06-19 | 1980-06-19 | Reception controlling system of terminal controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS578838A JPS578838A (en) | 1982-01-18 |
| JPS6256545B2 true JPS6256545B2 (ja) | 1987-11-26 |
Family
ID=13801030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8338880A Granted JPS578838A (en) | 1980-06-19 | 1980-06-19 | Reception controlling system of terminal controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS578838A (ja) |
-
1980
- 1980-06-19 JP JP8338880A patent/JPS578838A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS578838A (en) | 1982-01-18 |
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