JPH03138744A - データ伝送方法及び半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ伝送方法さらにはデータ処理システムな
どにおいてデータ伝送系の故障に起因してデータ転送エ
ラーを生じた際に有効な技術、及びこのデータ伝送方法
の実施に直接使用される半導体集積回路に適用して有効
な技術に関するものである。

〔従来技術〕

マイクロプロセッサの制御に基づき外部バス経由でメモ
リなどのスレーブをアクセスする場合において、データ
転送エラーが発生すると、アクセスされるスレーブはプ
ロセッサに対してエラー信号を送出する。このエラー信
号入力によりプロセッサは、所定の例外処理例えばりト
ライ等の再アクセスにより再度データ転送を行うことに
なる。

尚、バスエラー処理方式について記載された文献の例と
しては、株式会社　東芝発行のｌｒＭＵＬＴＩＢＵＳ　
　■　サポートＬＳＩ　　ユーザーズマニュアル」頁２
−６８がある。

〔発明が解決しようとする課題〕

しかしながら、上記のデータ転送エラーが、例えばパス
ラインのうちの１ビツトラインがＯ又は１にスタックさ
れている場合などのように外部バスの故障に起因するも
のである場合、上記リトライ等の再アクセスにおいても
再び同様のエラー発生となり、この結果、プロセッサの
アクセス動作が停止され、データ転送を継続することが
できなくなる。

本発明の目的は、データ伝送系の故障に起因するデータ
転送エラーが発生した場合でもデータ転送を継続するこ
とができるデータ伝送方法、及び該方法の実施に直接使
用することができる半導体集積回路を提供することにあ
る。

本発明の上記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

（課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、データ転送エラーが発生した場合、送信側で
送信用データの論理を反転してこの論理反転後のデータ
を受信側に伝送し、受信側でそのデータの論理を再び反
転して正論理に戻すことによりデータの正常伝送を可能
とするものである。

ここで、データ伝送系の１ビツト故障の場合には、デー
タの全部を論理反転して転送することでデータの正常伝
送が可能となるが、データ伝送系の複数ビット故障の場
合の正常伝送をも可能とするには、所定の論理反転パタ
ーンに従ってデータの部分的論理反転を行うようにする
とよい。

さらに、入出力データの論理を反転し得る論理反転手段
と、データ転送エラーが発生した場合に上記論理反転手
段を制御してデータの論理反転を伴うデータ再取込み又
はデータ再出力を可能とする制御手段とを含んで半導体
集積回路を構成するものである。

〔作　用〕

上記した手段によれば一データ転送エラーが発生した場
合、送信用データの論理が反転された状態でデータ伝送
がなされ、このことが、データ伝送系の故障においても
データの正常伝送を可能とし、データ伝送を継続するよ
うに作用する。このとき、データ伝送系に接続された半
導体集積回路は、送信側となる場合に、送信データの論
理を反転してそれをデータ伝送系に出力し、また受信側
となる場合に、データ伝送系を介して入力されるデータ
の論理を反転するように作用する。

〔実　施　例〕

第１図には本発明の一実施例である半導体集積回路が示
される。同図に示される半導体集積回路１は、特に制限
されないが、メモリ装Ｗ７をアクセスするシングルチッ
プマイクロコンピュータ１として構成され、メモリ装置
７とともにマイクロコンピュータシステムを形成してい
る。

同図に示されるシングルチップマイクロコンピュータ１
は、特に制限されないが、プロセッサ２゜バスエラー検
出回路３．バスコントロール回路４゜正論理バッファ５
．及び負論理バッファ６を単一の半導体基板に搭載して
成り、上記メモリ装置７とは、データバス（ＤＡＴＡＢ
ＵＳ）１３．バスエラー信号（ＢＥＲＲ傘）ライン１４
．及びデータストローブバス信号（Ｄ　Ｓ　Ｂ　Ｕ　Ｓ
−）ライン１５によって結合されている。

上記プロセッサ２は、プログラムを保有するプログラム
メモリと、このメモリ内のプログラム実行により所定の
データ処理を行うＣＰＵ　（中央処理装置）とを含んで
成る。そしてこのプロセッサ２は、プロセッサデータ（
ＰＤＡＴＡ）ライン１６によって正論理バッファ５及び
負論理バッファ６に接続され、このプロセッサ２への外
部からのデータ取込み、及びプロセッサ２から外部への
データ送出はプロセッサデータパスライン１６及び正論
理バッファ５又は負論理バッファ６を介して行われるよ
うになっている。更にこのプロセッサ２は、データスト
ローブ信号（ＤＳ傘）ライン１７によってバスコントロ
ール回路４に接続され、バスサイクルを起動するとき、
プロセッサデータバスライン１６上のデータが有効であ
ることをバスコントロール回路４に認識させるべくデー
タストローブ信号ＤＳＩをアクティブにする。

次にバスエラー検出回路３は、正論理バッファ５又は負
論理バッファ６を介して外部より取込まれたデータにエ
ラーが生じていることを検出するもので、このエラー検
出結果はプロセッサデータエラー信号（ＰＤＥＲＲ＊）
ライン１８を介してバスコントロール回路４に伝達され
るようになっている。すなわちこのバスエラー検出回路
３は、プロセッサデータバスライン１６上のデータにエ
ラーがあることを検出した場合にプロセッサデータエラ
ー信号ＰＤＥＲＲＩをアクティブとすることでエラー発
生をバスコントロール回路４に伝える。尚、バスエラー
検出回路３におけるエラー検出方式としては、パリティ
コードに基づくパリティチェク法や、擬似乱数圧縮によ
るＣＲＣ法など種々の方式が適用可能である。

バスコントロール回路４は、プロセッサデータエラー信
号ＰＤＥＲＲ傘及びバスエラー信号ＢＥＲＲ傘に基づい
て正論理バッファ５及び負論理バッファ６の何れかをイ
ネーブル状態にする制御機能を有する。すなわちこのバ
スコントロール回路４は、プロセッサデータエラー信号
ＰＤＥＲＲ＊及びバスエラー信号ＢＥＲＲ串がともに非
アクティブの場合にプロセッサデータゲート信号ＰＤＧ
ＡＴＥ＊をアクティブにして正論理バッファ５をイネー
ブル状態とするが、プロセッサデータエラー信号ＰＤＥ
ＲＲ申又はバスエラー信号ＢＥＲＲ傘がアクティブの場
合にはこれによってデータ転送エラーの発生を認識し、
データの再取込み又は再出力をすべくプロセッサデータ
ゲート反転信号ＰＤＧＡＴＥ、Ｉ傘をアクティブにして
負論理バッファ６をイネーブル状態にする。

ここで正論理バッファ５がイネーブル状態の場合には、
プロセッサデータバスライン１６上の信号はデータバス
１３に、またこれとは逆にデータバス１３上のデータは
プロセッサデータバスライン１６に、それぞれ論理の変
更なしに伝達されるが、負論理バッファ６がイネーブル
状態の場合には、プロセッサデータバスライン１６上の
信号は論理反転されてデータバス１３に伝達され、また
これとは逆にデータバス１３上のデータは論理反転され
てプロセッサデータバスライン１６に伝達される。

従って本発明における論理反転手段は上記負論理バッフ
ァ６により実現され、制御手段は上記バスコントロール
回路４により実現される。

次にメモリ装置７の構成について説明する。

同図に示されるメモリ装置７は、特に制限されないが、
ＲＡＭ　（ランダム・アクセス・メモリ）８、バスエラ
ー検出回路９．バスコントロール回路１０．正論理バッ
ファ１１．及び負論理バッファ１２を含んで成る。ここ
でバスエラー検出回路９、バスコントロール回路１０．
正論理バッファ１１、及び負論理バッファ１２の機能は
、基本的には上記マイクロプロセッサ１における各回路
３゜４及び各バッファ５，６の機能に等しい。ただし、
このメモリ装置７におけるバスコントロール回路１０で
は、ＲＡＭ８全体の選択状態／非選択状態を決定するチ
ップセレクト信号Ｃ８傘が出力されるようになっている
０本実施例ではこのチップセレクト信号Ｃ８傘がローレ
ベルにアサートされてＲＡＭ８が選択状態となる。また
、本実施例では、メモリ装置７における各信号名の先頭
に、メモリを意味する“Ｍ”を付すことにより、上記シ
ングルチップマイクロコンピュータ１における各信号と
区別しているが、それら各信号すなわちメモリデータエ
ラー信号ＭＤＥＲＲ傘、メモリデータＭＤＡＴＡ、メモ
リデータゲート信号ＭＤＧＡＴＥ拳、及びメモリデータ
ゲート反転信号ＭＤＧＡＴＥＩＩの性質は、シングルチ
ップマイクロコンピュータ１における各信号のそれに等
しい、尚、このマイクロプロセッサ１によってメモリ装
置７をアクセスするに際して必要となる信号として、メ
モリアドレス信号、アドレスストローブ信号、Ｒ／Ｗ　
（リード／ライト）信号、メモリ装置７からプロセッサ
２への応答信号などの各種信号が挙げられるが、それら
は本発明と直接関係がないので図面上省略されている。

次に、データバス１３における１ビツトライン例えば最
下位から３ビツト目（以下単にビット２と記す）が故障
し０スタツクしている場合を想定し、シングルチップマ
イクロコンピュータ１によってメモリ装置７に例えば８
ビツトパラレルデータ”０１０１０１０１　（２進）”
を書込む場合の動作を説明する。第２図には、この場合
の動作タイミングが示されている。

先ずプロセッサ２は、メモリ装置７のアクセス開始時に
おいて、上記パラレルデータ（書込みデータ）“０１０
１０１０１”をプロセッサデータバスライン１６上に送
出するとともに、そのデータが有効であることを示すデ
ータストローブ信号ＤＳ串をバスコントロール回路４に
送出する。するとこのバスコントロール回路４は、プロ
セッサデータゲート信号ＰＤＧＡＴＥ＊をローレベルに
アサートして正論理バッファ５をイネーブルにするとと
もに、データストローブバス信号ＤＳＢＵＳ傘をローレ
ベルにアサートする。これにより、プロセッサデータバ
スライン１６上のデータは正論理バッファ５を介してデ
ータバス１３に送出される。ここでこのデータバス１３
上のデータは、正論理であるからプロセッサデータバス
ライン１６上のデータのそれに等しいはずであるが、デ
ータバス１３におけるビット２が故障によりＯスタック
しているため、このデータバス１３上のデータは、”　
０１０１０００１”となってしまう。

一方メモリ装置７では、データストローブバス信号ＤＳ
ＢＵＳ＊がローレベルにアサートされたことによって、
データバス１３上のデータが有効であることがバスコン
トロール回路１０によって認識され、このバスコントロ
ール回路１０によりチップセレクト信号Ｃ８＊及びメモ
リデータゲート信号ＭＤＧＡＴＥ傘がローレベルにアサ
ートされる。チップセレクト信号Ｃ８＊がローレベルに
アサートされることによってＲＡＭ８が選択され、また
メモリデータゲート信号ＭＤＧＡＴＥ串がローレベルに
アサートされることによって正論理バッファ１１がイネ
ーブル状態にされる。この状態でデータバス１３上のデ
ータが正論理バッファ１１を介してメモリデータバスラ
イン１９に載せられる。しかしこのデータは、データバ
ス１３のビット２の故障により、シングルチップマイク
ロコンピュータ１におけるプロセッサデータバスライン
１６上のデータとは異なる。この誤ったデータはバスエ
ラー検出回路９に取込まれ、ここでデータ転送エラーが
検出されると、このバスエラー検出回路９により、メモ
リデータエラー信号ＭＤＥＲＲ−がローレベルにアサー
トされる。これによりバスコントロール回路１０はエラ
ー発生を知り、バスエラー信号ＢＥＲＲ＊をローレベル
にアサートする。

シングルチップマイクロコンピュータ１では、バスエラ
ー信号ＢＥＲＲ傘がローレベルにアサートされたことに
よりデータ転送エラーの発生を知り、バスコントロール
回路４により、データストローブバス信号ＤＳＢＵＳ−
及びプロセッサデータゲート信号ＰＤＧＡＴＥ傘がハイ
レベルにネゲートされ、当該データ転送サイクルが終了
される。

尚、データストローブバス信号ＤＳＢＵＳ傘がハイレベ
ルにネゲートされたことにより、Ｏ８傘。

ＭＤＧＡＴＥ傘はハイレベルにネゲートされる。

そして今度は、バスコントロール回路４により、プロセ
ッサデータゲート反転信号ＰＤＧＡＴＥ傘がローレベル
にアサートされるとともにデータストローブバス信号Ｄ
ＳＢＵＳＩが再びローレベルにアサートされる。プロセ
ッサデータゲート反転信号ＰＤＧＡＴＥＩ串がローレベ
ルにアサートされることにより、負論理バッファ６がイ
ネーブル状態にされ、これにより、プロセッサデータバ
スライン１６上のデータは、負論理バッファ６によりそ
の論理が反転されてデータバス１３上に載せられる。従
ってこのデータバス１３上のデータは、”１０１０１０
１０（２進）”となる。

ここでこのデータバス１３上では、データバス１３のビ
ット２の０スタツクによりビット２（データの右から３
番目）が必ず０となるが、論理反転データ自体のビット
２がＯであるから、データバス１３のビット２のＯスタ
ックは、少なくともこの論理反転データに対して何ら影
響を及ぼさない。

一方、メモリ装置７では、バスエラー検出回路９によっ
て先のデータ転送サイクルでのエラー発生が検出された
こと、及び今回のデータ転送サイクルでデータストロー
ブバス信号ＤＳＢＵＳＩがローレベルにアサートされた
ことによって、バスコントロール回路１０は、今度はメ
モリデータゲート反転信号ＭＤＧＡＴＥ　Ｉ傘をローレ
ベルにアサートし、更にチップセレクト信号Ｃ８傘をロ
ーレベルにアサートする。メモリデータゲート反転信号
ＭＤＧＡＴＥ　Ｉ傘がローレベルにアサートされたこと
によって負論理バッファ１２がイネーブル状態となり、
これにより、データバス１３上のデータ”　１０１０１
０１０　”は負論理バッファ１２によりその論理が反転
されてメモリデータバスライン１９に載せられる。すな
わちメモリデータバスライン１９上の論理反転データは
、０１０１０１０１　”となり、これは、シングルチッ
プマイクロコンピュータ１におけるプロセッサデータバ
スライン１６上のデータ論理に等しくなる。換言すれば
、データバス１３におけるビット２の故障にかかわらず
、プロセッサデータバスライン１６上のデータがメモリ
データバスライン１９上に正しく転送されたことになる
。従ってこのデータの正常転送により、メモリデータエ
ラー信号ＭＤＥＲＲ傘はハイレベルのままの状態であり
、この状態において、メモリデータバスライン１９上の
データが所定のタイミングでＲＡＭ８に書込まれる。

尚、ＲＡＭ８へのデータ書込みが完了した時点でメモリ
装置７からシングルチップマイクロコンピュータ１にア
クノーリッジ信号が送出され、この信号がプロセッサ２
で認識されると、データストローブ信号ＤＳ串がハイレ
ベルネゲートされ、今回のデータ転送の終了がバスコン
トロール回路４に知らされる。するとバスコントロール
回路４は、プロセッサデータゲート反転信号ＰＤＧＡＴ
ＥＩ傘をハイレベルにネゲートして負論理バッファ６を
ディスエーブル状態にし、更にデータストローブバス信
号ＤＳＢＵＳ率をハイレベルにネゲートする。これによ
りメモリ装置７側のバスコントロール回路１ｏは、チッ
プセレクト信号Ｃ８傘をハイレベルにネゲートしてＲＡ
Ｍ８の選択を解除し、更にメモリデータゲート反転信号
ＭＤＧＡＴＥＩ傘をハイレベルにネゲートして負論理バ
ッファ１２をディスエーブル状態にする。

以上、シングルチップマイクロコンピュータ１からメモ
リ装置７に８ビツトパラレルデータを転送してそれをＲ
ＡＭａ内に書込む場合の動作について説明したが、これ
とは逆に、ＲＡＭ８からデータを読出し、それをシング
ルチップマイクロコンピュータ１に転送する場合におい
ても、データバス１３の故障の際のデータ転送は基本的
に上記と同様に行われる。

すなわち、プロセッサ２の制御下でＲＡＭ８より読出さ
れたデータは、先ず、メモリデータバスライン１９から
正論理バッファ１１を介してデータバス１３に送出され
、更にこのデータバス１３からシングルチップマイクロ
コンピュータ１側の正論理バッファ５を介してプロセッ
サデータバスライン１６に伝達される。そしてデータバ
ス１３を含むデータ伝送系の故障に起因するデータエラ
ーの発生がバスエラー検出回路３により検出されると、
プロセッサデータエラー信号ＰＤＥＲＲ＊がローレベル
にアサートされる。すると、バスコントロール回路４は
プロセッサゲート反転信号ＰＤＧＡＴＥ　Ｉ傘をローレ
ベルにアサートして負論理バッファ６をイネーブル状態
にし、更にバスエラー信号Ｂ　Ｅ　ＲＲ傘をローレベル
にアサートしてデータエラー発生をメモリ装置７側のバ
スコントロール回路１０に知らせる。すると、バスコン
トロール回路１０はメモリデータゲート反転信号ＭＤＧ
ＡＴＥ　Ｉ傘をローレベルにアサートして負論理バッフ
ァ１２をイネーブル状態にし、これにより、メモリデー
タバスライン１９上のデータ（ＲＡＭ８より読出された
データ）が負論理バッファ１２により反転されてデータ
バス１３に載せられ、更にこのデータバス１３上の論理
反転データがシングルチップマイクロコンピュータ１側
の負論理バッファ６により再び反転され正論理に戻され
てからプロセッサデータバス１６に載せられ、それが所
定のタイミングでプロセッサ２に取込まれる。

このようにデータ転送エラー発生の際に転送データの論
理を反転してデータの再転送を行うことにより、メモリ
装置７からのデータ読出しの場合でも、上記のデータ書
込みの場合と同様に、データ伝送系の故障にかかわらず
、データの正常伝送が可能となる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）データバス１３を含むデータ伝送系の故障により
データ転送エラーが発生した場合、データ送信側として
のシングルチップマイクロコンピュータ１又はメモリ装
置７において送信用データの論理を反転し、この論理反
転データをデータバス１３に載せ、受信側としてのメモ
リ装置７又はシングルチップマイクロコンピュータ１に
おいて上記データバス１３上のデータの論理を再び反転
し正論理に戻すことにより、データ伝送系の故障にかか
わらず、データ送信側へのデータの正常伝送が可能とな
るので、データ転送エラー発生の際にこの論理反転を伴
うデータ再転送を実行させることにより、一連のデータ
転送においてデータ伝送系の故障に起因するデータ転送
エラーが発生したのにもかかわらず、データ転送を継続
させることができる。

（２）また、半導体集積回路としてのシングルチップマ
イクロコンピュータ１内に、入出力データの論理反転を
行う負論理バッファ６と、データ転送エラーが発生した
場合にこの負論理バッファ６をイネーブル状態にするこ
とで論理反転を伴うデータの再取込み又は再出力を可能
とするバスコントロール回路４とを設けたことにより、
このシングルチップマイクロコンピュータ１がデータ送
信側として機能する場合でも、またこれとは逆にデータ
受信側として機能する場合でも、上記データの論理反転
を伴うデータ再転送が可能となり、このシングルチップ
マイクロコンピュータ１を中心として形成されたコンピ
ュータシステムにおいて、データ伝送系の故障にかかわ
らず周辺装置との間のデータ転送を適確に行い得る。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変形可能であ
る。

上記実施例ではデータ伝送系の１ビツトのみの故障を想
定したが、データ伝送系の複数ビット故障の場合でもデ
ータの正常伝送が可能である。しかし、故障ビットのス
タック状態と故障ビットに対応するビットデータの論理
との関係によっては、上記実施例の如くパラレルデータ
の１バイト全部を論理反転して転送しても再びデータ転
送エラーを生ずる場合がある。これを改善するには、パ
ラレルデータの一部のみの論理反転パターンを複数種類
用意し、各パターン毎にデータ転送を行い、エラー無し
に伝達されたデータを受信側で組合せるようにすればよ
く、これによりパラレルデータ１バイトの正常伝送を行
うことができる。この論理反転パターンの組合せに係る
制御情報は、ハードウェアによりシングルチップマイク
ロコンピュータ１内、及びメモリ装置７内に固定化して
もよいし、プログラムにより動的に設定するようにして
もよい。

また、シングルチップマイクロコンピュータ１に代えて
、プロセッサとその周辺装置とをボード上で結合して成
るシングルボードマイクロコンピュータを用いることも
できる。

更に、上記実施例では、論理反転を伴って転送されるデ
ータを、メモリ装置７への書込みデータやメモリ装置７
からの読出しデータとしたが、この他に、アドレスデー
タや各種制御データなどについても上記と同様にして正
常伝送が可能となる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タシステムに適用した場合について説明したが、本発明
はそれに限定されるものではなく、パラレルデータの伝
送を可能とするデータ伝送系を含むデータ処理システム
やデータ通信システムなどにも広く適用することができ
る。本発明は、少なくともデータ伝送系の故障に起因す
るデータ転送エラーが発生した場合でもデータ転送を継
続する条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、データ伝送系の故障によりデータ転送エラー
が発生した場合でも、データの論理を反転して転送する
ことによりデータの正常伝送が可能となるので、一連の
データ転送においてデータ転送を継続させることができ
る。また、予め定められた複数種類の論理反転パターン
に従って送信用のパラレルデータの論理を部分的に反転
して転送することにより、データ伝送系の複数ビット故
障の場合にもデータの正常伝送が可能となる。

更に、入出力データの論理反転を行う論理反転手段と、
データ転送エラーが発生した場合にこの論理反転手段を
制御して論理反転を伴うデータ再取込み又は再出力を可
能とする制御手段とを含んで半導体集積回路を構成した
場合には、この半導体集積回路がデータ送信側として機
能する場合でも、またこれとは逆にデータ受信側として
機能する場合でも、上記データの論理反転を伴うデータ
再転送が可能となり、この半導体集積回路を中心に形成
されたシステム内においてデータ伝送系が故障したのに
もかかわらず、システム内でのデータ転送を適確に行う
ことができ、該システムの信頼性の向上が図れる。

【図面の簡単な説明】

第１図は本発明の一実施例ブロック図、第２図は第１図
に示される実施例の動作タイミング図である。 １・・・シングルチップマイクロコンピュータ、２・・
・プロセッサ、３，９・・・バスエラー検出回路、４゜
１０・・・バスコントローラ、６，１２・・・負論理バ
ッファ、７・・・メモリ装置、１３・・・データバス。

Claims (1)

1. 【特許請求の範囲】 １、データ送信側からデータ受信側へのデータ伝送方法
   において、データ転送エラーが発生した場合にデータ送
   信側で送信用データの論理を反転してこの論理反転デー
   タを受信側に伝達し、このデータの論理を受信側で反転
   して正論理に戻すことにより、データの正常伝送を可能
   とするデータ伝送方法。 ２、上記送信用データはパラレルデータであり、予め定
   められた複数種類の論理反転パターンに従ってこのパラ
   レルデータの論理を部分的に反転するようにした請求項
   １記載のデータ伝送方法。 ３、入出力データの論理を反転し得る論理反転手段と、
   データ伝送系を介して取込まれたデータ又はデータ伝送
   系に出力されたデータにエラーを生じた場合に上記論理
   反転手段を制御することにより、論理反転を伴うデータ
   再取込み又はデータ再出力を可能とする制御手段とを含
   んで成る半導体集積回路。