JP2000299694A - デ−タ転送システムおよび転送エラー検出方法 - Google Patents
デ−タ転送システムおよび転送エラー検出方法Info
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- JP2000299694A JP2000299694A JP11105786A JP10578699A JP2000299694A JP 2000299694 A JP2000299694 A JP 2000299694A JP 11105786 A JP11105786 A JP 11105786A JP 10578699 A JP10578699 A JP 10578699A JP 2000299694 A JP2000299694 A JP 2000299694A
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Abstract
(57)【要約】
【課題】 デ−タ線を多数のデバイスが共用し、デバイ
ス間デ−タ転送を行なうシステムで、デ−タ転送エラ−
を検出する。 【解決手段】 デ−タ線７に送り出した送信デ−タＡ
と、そのときデ−タ線７から受入れた受信デ−タＢを比
較器４０で比較する。複数ビット送信デ−タをレジスタ
３０に記憶してデ−タ線７にシリアルに送出し、デ−タ
線７から受入れた受信デ−タをシフトレジスタ３５に書
き、両レジスタ３０，３５のデ−タが合致するかチェッ
クする。１つのデバイスがデ−タ線７から受入れた受信
デ−タをレジスタ３３に保持し、他の、送信したデバイ
スがレジスタ３３のデ−タを読出して送信デ−タと比較
する。スレーブが予めデータ送受信量をレジスタ２７に
保持し、マスタがスレーブに対してデータ送受信を行っ
たときにデータ送受信量をカウント２６し、送受信後に
カウント値がレジスタ２７の値と同一かをチェックす
る。
ス間デ−タ転送を行なうシステムで、デ−タ転送エラ−
を検出する。 【解決手段】 デ−タ線７に送り出した送信デ−タＡ
と、そのときデ−タ線７から受入れた受信デ−タＢを比
較器４０で比較する。複数ビット送信デ−タをレジスタ
３０に記憶してデ−タ線７にシリアルに送出し、デ−タ
線７から受入れた受信デ−タをシフトレジスタ３５に書
き、両レジスタ３０，３５のデ−タが合致するかチェッ
クする。１つのデバイスがデ−タ線７から受入れた受信
デ−タをレジスタ３３に保持し、他の、送信したデバイ
スがレジスタ３３のデ−タを読出して送信デ−タと比較
する。スレーブが予めデータ送受信量をレジスタ２７に
保持し、マスタがスレーブに対してデータ送受信を行っ
たときにデータ送受信量をカウント２６し、送受信後に
カウント値がレジスタ２７の値と同一かをチェックす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、データ転送システ
ムにおけるデータ転送エラー検出に関する。
ムにおけるデータ転送エラー検出に関する。
【０００２】
【従来の技術】制御機器や検査システム、あるいはパー
ソナルコンピューターや画像・音声を扱うマルチメディ
アシステム等のデータ転送を伴うデータ処理システムや
機器システムでは、各機能デバイスや機能デバイスを塔
載したボード間の接続には、Ｉ 2ＣバスやＰＣＩバスと
いったよく知られた様々な汎用バスが使用されるように
なってきている。
ソナルコンピューターや画像・音声を扱うマルチメディ
アシステム等のデータ転送を伴うデータ処理システムや
機器システムでは、各機能デバイスや機能デバイスを塔
載したボード間の接続には、Ｉ 2ＣバスやＰＣＩバスと
いったよく知られた様々な汎用バスが使用されるように
なってきている。
【０００３】これは、必要最小限の機能を備えたデバイ
スを共通のバスに接続することで低コストなシステムを
容易に構築できたり、またこれら基本システムに用途に
応じて必要な処理を行うボード等を接続することで目的
とするシステムを容易に構築できるからである。
スを共通のバスに接続することで低コストなシステムを
容易に構築できたり、またこれら基本システムに用途に
応じて必要な処理を行うボード等を接続することで目的
とするシステムを容易に構築できるからである。
【０００４】例えば、上記で述べたＩ2Ｃバスはシリア
ルバスの一種であり、比較的低速なデータ転送を行うシ
ステムに用いられる。またＰＣＩバスは、パーソナルコ
ンピューター等でよく使用され、数式データはもとよ
り、画像や音声のデータ等、比較的高速なデータ転送が
求められるシステムに用いられる。
ルバスの一種であり、比較的低速なデータ転送を行うシ
ステムに用いられる。またＰＣＩバスは、パーソナルコ
ンピューター等でよく使用され、数式データはもとよ
り、画像や音声のデータ等、比較的高速なデータ転送が
求められるシステムに用いられる。
【０００５】図１に、上述の汎用バスであるＩ2Ｃバス
によって接続されたシステム例を示す。Ｉ2Ｃバスにお
いて効率よくデータ転送を行う方法は、例えば特開平８
−８３２４３号公報や特開平８−８４１５４号公報など
に示されており、改良が行われながら広く使われてきて
いる。Ｉ2Ｃバスはフィリップス社によって提案された
シリアルバスであり、双方向のクロックラインＳＣＬ
６と双方向のデータラインＳＤＡ ７の２本の信号線に
よって、データ転送を行うバスである。
によって接続されたシステム例を示す。Ｉ2Ｃバスにお
いて効率よくデータ転送を行う方法は、例えば特開平８
−８３２４３号公報や特開平８−８４１５４号公報など
に示されており、改良が行われながら広く使われてきて
いる。Ｉ2Ｃバスはフィリップス社によって提案された
シリアルバスであり、双方向のクロックラインＳＣＬ
６と双方向のデータラインＳＤＡ ７の２本の信号線に
よって、データ転送を行うバスである。
【０００６】図１では、このＩ2Ｃバスにデバイス１か
らデバイス５の、５つのデバイスを接続している。図中
のマスタとは、データ転送を行う相手のデバイスをアド
レスによって指定して、自らデータ転送を起動できる能
力を持つデバイスを示す。一方、スレーブとは、マスタ
によって選択されたときのみ、マスタの起動信号に基づ
いてデータ転送を行う機能を持つデバイスを示す。Ｉ2
Ｃバスは、マスタデバイスを複数接続できるマルチマス
タバスなので、図１に示すようにマスタ機能を持ったデ
バイス（１，３，４）を複数接続することができる。
らデバイス５の、５つのデバイスを接続している。図中
のマスタとは、データ転送を行う相手のデバイスをアド
レスによって指定して、自らデータ転送を起動できる能
力を持つデバイスを示す。一方、スレーブとは、マスタ
によって選択されたときのみ、マスタの起動信号に基づ
いてデータ転送を行う機能を持つデバイスを示す。Ｉ2
Ｃバスは、マスタデバイスを複数接続できるマルチマス
タバスなので、図１に示すようにマスタ機能を持ったデ
バイス（１，３，４）を複数接続することができる。
【０００７】図２に、マスタデバイス１，３，４のＩ2
Ｃバスインターフェース１１Ａと、クロックラインＳＣ
Ｌ ６およびデータラインＳＤＡ ７との接続を行なうバ
ス接続回路Ａの構成を示す。Ｉ2Ｃバスのクロックライ
ンＳＣＬ ６とデータラインＳＤＡ ７は、プルアップ抵
坑１８Ｃ，１８Ｄを介して電源電圧Ｖｃｃにプルアップ
されているため、データ転送が行われていない期間は、
高レベルＨ（電源電位Ｖｃｃ）となっている。
Ｃバスインターフェース１１Ａと、クロックラインＳＣ
Ｌ ６およびデータラインＳＤＡ ７との接続を行なうバ
ス接続回路Ａの構成を示す。Ｉ2Ｃバスのクロックライ
ンＳＣＬ ６とデータラインＳＤＡ ７は、プルアップ抵
坑１８Ｃ，１８Ｄを介して電源電圧Ｖｃｃにプルアップ
されているため、データ転送が行われていない期間は、
高レベルＨ（電源電位Ｖｃｃ）となっている。
【０００８】インバータ１３，１６はその入力ＳＣＬ＿
ＯＵＴ，ＳＤＡ＿ＯＵＴを反転する機能を持ち、トラン
ジスタ１２，１５は、インバータ１３，１６の出力を入
力し、これが高レベルＨのときにＯＮ（導通）状態とな
り、クロックラインＳＣＬ６あるいはデータラインＳＤ
Ａ ７をＧＮＤ電位に引き下げる働きをする。一方、こ
れらトランジスタ１２，１５の入力が低レベルＬのとき
は、ＯＦＦ（非導通）状態となり、クロックラインＳＣ
Ｌ ６あるいはデータラインＳＤＡ ７は、プルアップさ
れているため電源電位（Ｖｃｃ）となる。このＧＮＤ電
位／電源電位の切換えを利用して、クロックラインＳＣ
Ｌ ６及びデータラインＳＤＡ ７に接続したデバイス間
が、信号をやり取りする。これらの信号ラインＳＣＬ
６，ＳＤＡ ７に、図１で示したように複数のデバイス
が接続されるため、クロックラインＳＣＬ ６及びデー
タラインＳＤＡ ７は、ワイヤードＡＮＤの働きをする
ことになる。
ＯＵＴ，ＳＤＡ＿ＯＵＴを反転する機能を持ち、トラン
ジスタ１２，１５は、インバータ１３，１６の出力を入
力し、これが高レベルＨのときにＯＮ（導通）状態とな
り、クロックラインＳＣＬ６あるいはデータラインＳＤ
Ａ ７をＧＮＤ電位に引き下げる働きをする。一方、こ
れらトランジスタ１２，１５の入力が低レベルＬのとき
は、ＯＦＦ（非導通）状態となり、クロックラインＳＣ
Ｌ ６あるいはデータラインＳＤＡ ７は、プルアップさ
れているため電源電位（Ｖｃｃ）となる。このＧＮＤ電
位／電源電位の切換えを利用して、クロックラインＳＣ
Ｌ ６及びデータラインＳＤＡ ７に接続したデバイス間
が、信号をやり取りする。これらの信号ラインＳＣＬ
６，ＳＤＡ ７に、図１で示したように複数のデバイス
が接続されるため、クロックラインＳＣＬ ６及びデー
タラインＳＤＡ ７は、ワイヤードＡＮＤの働きをする
ことになる。
【０００９】図２中の回路１４，１７は、入力バッファ
アンプであり、クロックラインＳＣＬ ６あるいはデー
タラインＳＤＡ ７の信号を、ＳＣＬ＿ＩＮとしてデバ
イス内のバスインタ−フェ−ス１１Ａに入力する。
アンプであり、クロックラインＳＣＬ ６あるいはデー
タラインＳＤＡ ７の信号を、ＳＣＬ＿ＩＮとしてデバ
イス内のバスインタ−フェ−ス１１Ａに入力する。
【００１０】図４に、各デバイス間でデータ転送を行う
様子を示す。これはマスタデバイスがスレーブデバイス
を指定して、１バイト（８ビット）のデータを送信する
例を示している。また、マスタ／スレーブ機能を持つＩ
2Ｃバスインタ−フェ−ス１１Ａの従来例を図７に示
す。ここで図４のタイミングチャートを参照して、図７
の従来のバスインタ−フェ−ス１１Ａの動作を説明す
る。
様子を示す。これはマスタデバイスがスレーブデバイス
を指定して、１バイト（８ビット）のデータを送信する
例を示している。また、マスタ／スレーブ機能を持つＩ
2Ｃバスインタ−フェ−ス１１Ａの従来例を図７に示
す。ここで図４のタイミングチャートを参照して、図７
の従来のバスインタ−フェ−ス１１Ａの動作を説明す
る。
【００１１】図７で、デバイス１内部のＣＰＵやコント
ローラ（図示せず）が外部デバイス（例えば３）にデー
タをライトしたい場合、これらＣＰＵやコントローラは
内部データバス４５を介して制御ブロック２３に、外部
デバイス３にデータをライトしたい旨の信号を出力す
る。ライトする相手デバイスのアドレス７ビット（Ａ６
〜Ａ０）とライト信号（ＲＷＢ＝’Ｌ’）の計８ビット
は同じく内部データバス４５を介してシフトレジスタＳ
Ｒ ３５に格納される。これらの信号を受取ったマスタ
制御ブロック２３は、まずバス状態検出回路２４によっ
て、クロックライン入力ＳＣＬ＿ＩＮとデータライン入
力ＳＤＡ＿ＩＮの状態からバスが使用されていないかを
チェックする。バスが使用されていない状態でマスタ制
御ブロック２３は、データ出力ＳＤＡ＿ＯＵＴを’Ｌ’
出力とし、データ転送の開始を外部デバイス３に知らせ
る。すなわちＩ2Ｃバスでは、クロックラインＳＣＬ ６
が’Ｈ’のときデータラインＳＤＡ ７が’Ｈ’から’
Ｌ’に変化することによって、転送サイクルの開始を各
デバイスに通知する。以後、クロックを出力すると共
に、シフトレジスタＳＲ３５内のスレーブアドレス（Ａ
６〜Ａ０）を上位のビットのＡ６から１ビットずつ計７
ビット出力する。その後に、データ転送方向を示す１ビ
ット（ＲＷＢ）、今はデータライトなので図４に示すよ
うに８ビット目は’Ｌ’（＝ＲＷＢ）、を出力する。
ローラ（図示せず）が外部デバイス（例えば３）にデー
タをライトしたい場合、これらＣＰＵやコントローラは
内部データバス４５を介して制御ブロック２３に、外部
デバイス３にデータをライトしたい旨の信号を出力す
る。ライトする相手デバイスのアドレス７ビット（Ａ６
〜Ａ０）とライト信号（ＲＷＢ＝’Ｌ’）の計８ビット
は同じく内部データバス４５を介してシフトレジスタＳ
Ｒ ３５に格納される。これらの信号を受取ったマスタ
制御ブロック２３は、まずバス状態検出回路２４によっ
て、クロックライン入力ＳＣＬ＿ＩＮとデータライン入
力ＳＤＡ＿ＩＮの状態からバスが使用されていないかを
チェックする。バスが使用されていない状態でマスタ制
御ブロック２３は、データ出力ＳＤＡ＿ＯＵＴを’Ｌ’
出力とし、データ転送の開始を外部デバイス３に知らせ
る。すなわちＩ2Ｃバスでは、クロックラインＳＣＬ ６
が’Ｈ’のときデータラインＳＤＡ ７が’Ｈ’から’
Ｌ’に変化することによって、転送サイクルの開始を各
デバイスに通知する。以後、クロックを出力すると共
に、シフトレジスタＳＲ３５内のスレーブアドレス（Ａ
６〜Ａ０）を上位のビットのＡ６から１ビットずつ計７
ビット出力する。その後に、データ転送方向を示す１ビ
ット（ＲＷＢ）、今はデータライトなので図４に示すよ
うに８ビット目は’Ｌ’（＝ＲＷＢ）、を出力する。
【００１２】以上の計８ビットをスレーブデバイス３
は、データ入力ＳＤＡ＿ＩＮより取込み、スレーブデバ
イス３のバスインタ−フェ−スのシフトレジスタＳＲ３
５内に格納する。そしてこれをあらかじめスレーブアド
レスレジスタＳＡＲ３６内に格納されているスレーブア
ドレスと比較器３７により比較し、その結果を制御ブロ
ック２３に出力する。もし一致している、すなわちスレ
ーブとして自分が選択された、ならばデータラインＳＤ
Ａ ７にアクノレッジ信号（ＡＣＫＢ＝’Ｌ’）を出力
し、マスタデバイス１にスレーブデバイス３が応答した
ことを知らせる。これらはスレーブデバイス３のバスイ
ンタ−フェ−スの処理である。
は、データ入力ＳＤＡ＿ＩＮより取込み、スレーブデバ
イス３のバスインタ−フェ−スのシフトレジスタＳＲ３
５内に格納する。そしてこれをあらかじめスレーブアド
レスレジスタＳＡＲ３６内に格納されているスレーブア
ドレスと比較器３７により比較し、その結果を制御ブロ
ック２３に出力する。もし一致している、すなわちスレ
ーブとして自分が選択された、ならばデータラインＳＤ
Ａ ７にアクノレッジ信号（ＡＣＫＢ＝’Ｌ’）を出力
し、マスタデバイス１にスレーブデバイス３が応答した
ことを知らせる。これらはスレーブデバイス３のバスイ
ンタ−フェ−スの処理である。
【００１３】次に、図４に示すようにマスタデバイス１
は、アドレスと同様にライトデータを、マスタデバイス
１のバスインタ−フェ−エ１１ＡのシフトレジスタＳＲ
３５に格納し、１ビットずつデータラインＳＤＡ ７に
出力する。選択されたスレーブデバイス３のバスインタ
−フェ−スは、この信号をデータラインＳＤＡ ７から
１ビットずつ受取り、シフトレジスタＳＲ３５に格納す
る。８ビット受取ったところでスレーブ３はマスタ１に
正しくデータを受取ったことを知らせるためにアクノレ
ッジ信号を’Ｌ’（ＡＣＫＢ）とする。そして、スレ−
ブ３のバスインタ−フェ−スのシフトレジスタＳＲ３５
に格納された８ビットデータを内部データバス４５を介
して、スレ−ブデバイス３内部のＣＰＵやコントローラ
（図示せず）に出力する。一方、マスタデバイス１のバ
スインタ−フェ−ス１１Ａは、データライトが終了する
とクロックラインＳＣＬ ６が’Ｈ’の状態でデータラ
インＳＤＡ ７を’Ｌ’→’Ｈ’と立ち上げることで、
データ転送の終了をスレーブデバイス３に知らせること
になる。
は、アドレスと同様にライトデータを、マスタデバイス
１のバスインタ−フェ−エ１１ＡのシフトレジスタＳＲ
３５に格納し、１ビットずつデータラインＳＤＡ ７に
出力する。選択されたスレーブデバイス３のバスインタ
−フェ−スは、この信号をデータラインＳＤＡ ７から
１ビットずつ受取り、シフトレジスタＳＲ３５に格納す
る。８ビット受取ったところでスレーブ３はマスタ１に
正しくデータを受取ったことを知らせるためにアクノレ
ッジ信号を’Ｌ’（ＡＣＫＢ）とする。そして、スレ−
ブ３のバスインタ−フェ−スのシフトレジスタＳＲ３５
に格納された８ビットデータを内部データバス４５を介
して、スレ−ブデバイス３内部のＣＰＵやコントローラ
（図示せず）に出力する。一方、マスタデバイス１のバ
スインタ−フェ−ス１１Ａは、データライトが終了する
とクロックラインＳＣＬ ６が’Ｈ’の状態でデータラ
インＳＤＡ ７を’Ｌ’→’Ｈ’と立ち上げることで、
データ転送の終了をスレーブデバイス３に知らせること
になる。
【００１４】以上のように、図７に示す従来のバスイン
タ−フェ−ス１１Ａは、マスタ機能とスレーブ機能を併
せ持つ。ここで、クロック制御回路２０は、デ−タ転送
に関して自己がマスタのときに転送クロックスピードを
決定し、クロックラインＳＣＬ ６に出力するもので、
ノイズ除去回路２１Ｃは、自己がスレーブのときに入力
するクロックラインに含まれるひげなどの不要な信号を
除去する回路である。マルチプレクサ４３は、制御クロ
ックとして自己がマスタのときにはクロック制御回路２
０からのマスタクロックを出力し、自己がスレーブのと
きはノイズ除去後の入力クロックを出力する。出力制御
回路２２は、制御クロックに合わせシフトレジスタＳＲ
３５からのデータを出力する回路である。制御ブロック
２３内のバス調停回路２５は、同じバス（６，７）に複
数のマスタ（１，３，４）が接続されており、同時に２
つ以上のマスタがバスサイクルを開始しようとしている
場合にクロックラインＳＣＬ ６やデータラインＳＤＡ
７の状態から自分がマスタとしてバスサイクルを起こす
権限があるかどうかを判断するブロックである。ＩＲＱ
生成回路３８は、アドレス比較器３７によって、自分が
スレーブとして選ばれたことが判明した場合に、その旨
をデバイス内部のＣＰＵあるいはコントローラに割込み
信号ＩＲＱにより知らせる回路である。
タ−フェ−ス１１Ａは、マスタ機能とスレーブ機能を併
せ持つ。ここで、クロック制御回路２０は、デ−タ転送
に関して自己がマスタのときに転送クロックスピードを
決定し、クロックラインＳＣＬ ６に出力するもので、
ノイズ除去回路２１Ｃは、自己がスレーブのときに入力
するクロックラインに含まれるひげなどの不要な信号を
除去する回路である。マルチプレクサ４３は、制御クロ
ックとして自己がマスタのときにはクロック制御回路２
０からのマスタクロックを出力し、自己がスレーブのと
きはノイズ除去後の入力クロックを出力する。出力制御
回路２２は、制御クロックに合わせシフトレジスタＳＲ
３５からのデータを出力する回路である。制御ブロック
２３内のバス調停回路２５は、同じバス（６，７）に複
数のマスタ（１，３，４）が接続されており、同時に２
つ以上のマスタがバスサイクルを開始しようとしている
場合にクロックラインＳＣＬ ６やデータラインＳＤＡ
７の状態から自分がマスタとしてバスサイクルを起こす
権限があるかどうかを判断するブロックである。ＩＲＱ
生成回路３８は、アドレス比較器３７によって、自分が
スレーブとして選ばれたことが判明した場合に、その旨
をデバイス内部のＣＰＵあるいはコントローラに割込み
信号ＩＲＱにより知らせる回路である。
【００１５】
【発明が解決しようとする課題】Ｉ2Ｃバスでは、図１
に示すように、１本のクロックラインＳＣＬ ６と１本
のデータラインＳＤＡ ７に複数のデバイスが接続され
る。従って、わずか２本の信号線６，７でデバイス間の
データ転送が可能である。このように割と容易な転送プ
ロトコルでデータの送受信が可能な反面、データ転送エ
ラーに関してはいろいろな問題が起こり得る。
に示すように、１本のクロックラインＳＣＬ ６と１本
のデータラインＳＤＡ ７に複数のデバイスが接続され
る。従って、わずか２本の信号線６，７でデバイス間の
データ転送が可能である。このように割と容易な転送プ
ロトコルでデータの送受信が可能な反面、データ転送エ
ラーに関してはいろいろな問題が起こり得る。
【００１６】ノイズ対策としては、図７に示したよう
に、クロック入力ラインＳＣＬ＿ＩＮとデータ入力ライ
ンＳＤＡ＿ＩＮにスパイク状のノイズを抑制するための
入力フィルタ等によるノイズ除去回路２１Ｃ，２１Ｄが
塔載されている。これらにより比較的幅の短いスパイク
状のノイズは除去されるが、信号線周辺の様々なノイズ
源によって引き起こされた割と幅の広いノイズは除去さ
れず、信号と認識されるのでこれらのエラー対応が重要
となる。
に、クロック入力ラインＳＣＬ＿ＩＮとデータ入力ライ
ンＳＤＡ＿ＩＮにスパイク状のノイズを抑制するための
入力フィルタ等によるノイズ除去回路２１Ｃ，２１Ｄが
塔載されている。これらにより比較的幅の短いスパイク
状のノイズは除去されるが、信号線周辺の様々なノイズ
源によって引き起こされた割と幅の広いノイズは除去さ
れず、信号と認識されるのでこれらのエラー対応が重要
となる。
【００１７】また、ノイズの他に新規にシステムを立ち
上げる際のデバッグ時においては、プログラムのミスに
よってＩ2Ｃバスのデータ転送エラーが起こり得る。例
えば、製品への組込み型システムにおいては、周辺機器
を制御するためマイクロコンピュータ（以後マイコンと
略す）が塔載され、この周辺インターフェースにＩ2Ｃ
バスを採用し、各機器を制御する場合がある。これらマ
イコンに付属するＩ2Ｃバスの仕様では、図４に示した
ように通常１バイト（＝８ビット）を単位として送受信
するところを、高速にしかも効率よくデータ転送を行う
ため、１回の転送で８ビットよりも多い、例えば数１０
ビットを単位として送受信する場合もある。このような
場合、データを転送するマスタ側とデータを受信するス
レーブ側で、１回の転送ビット数が異なって設定された
場合、Ｉ2Ｃバスが正常に動作せず、エラーとなる。こ
のような場合に、エラーの原因をすばやく特定する手法
が重要となる。
上げる際のデバッグ時においては、プログラムのミスに
よってＩ2Ｃバスのデータ転送エラーが起こり得る。例
えば、製品への組込み型システムにおいては、周辺機器
を制御するためマイクロコンピュータ（以後マイコンと
略す）が塔載され、この周辺インターフェースにＩ2Ｃ
バスを採用し、各機器を制御する場合がある。これらマ
イコンに付属するＩ2Ｃバスの仕様では、図４に示した
ように通常１バイト（＝８ビット）を単位として送受信
するところを、高速にしかも効率よくデータ転送を行う
ため、１回の転送で８ビットよりも多い、例えば数１０
ビットを単位として送受信する場合もある。このような
場合、データを転送するマスタ側とデータを受信するス
レーブ側で、１回の転送ビット数が異なって設定された
場合、Ｉ2Ｃバスが正常に動作せず、エラーとなる。こ
のような場合に、エラーの原因をすばやく特定する手法
が重要となる。
【００１８】また、ノイズ等により、誤ってデータが送
られる可能性がある場合、送信する側においてデータが
正しく送信されたかをチェックし、もし正しく送信され
ていない場合は、再度データを送り直す等の対応が確立
されていることが重要である。このような手法が確立さ
れていない場合、機器の暴走など大きな問題を生ずる危
険性がある。
られる可能性がある場合、送信する側においてデータが
正しく送信されたかをチェックし、もし正しく送信され
ていない場合は、再度データを送り直す等の対応が確立
されていることが重要である。このような手法が確立さ
れていない場合、機器の暴走など大きな問題を生ずる危
険性がある。
【００１９】本発明は、上記の問題を改善することを目
的とする。
的とする。
【００２０】
【課題を解決するための手段】（１）複数の機能デバイ
ス(1〜5)が共有のデータ線(7)で接続され、これらデバ
イス間でデータのやり取りを行うデータ転送システムに
おいて、送信側デバイスがデ−タ線に送出したデータの
値と、そのときに該データ線から受信したデータの値と
を比較してデータ転送エラーを検出する手段(40/32,35/
34,35)を有することを特徴とするデータ転送システム。
ス(1〜5)が共有のデータ線(7)で接続され、これらデバ
イス間でデータのやり取りを行うデータ転送システムに
おいて、送信側デバイスがデ−タ線に送出したデータの
値と、そのときに該データ線から受信したデータの値と
を比較してデータ転送エラーを検出する手段(40/32,35/
34,35)を有することを特徴とするデータ転送システム。
【００２１】これによれば、データ線(7)周辺の様々な
ノイズ源によって引き起こされたノイズにより、誤った
データがデータ線(7)上を転送されたことを検出可能で
あり、このデータ転送エラーを検出したデバイスは、デ
ータ再送などの対策により間違ったデータが転送される
ことをなくすことができるため、システムの誤動作や機
器の暴走などを未然に防ぐことが可能である。また、新
規システムの立ち上げなど、プログラムのデバッグ時に
機器が誤動作した場合、その原因がデータ転送エラーで
あることが容易にわかるため、デバッグ時間を短くする
ことができ、機器動作の信頼性を向上させることができ
る。
ノイズ源によって引き起こされたノイズにより、誤った
データがデータ線(7)上を転送されたことを検出可能で
あり、このデータ転送エラーを検出したデバイスは、デ
ータ再送などの対策により間違ったデータが転送される
ことをなくすことができるため、システムの誤動作や機
器の暴走などを未然に防ぐことが可能である。また、新
規システムの立ち上げなど、プログラムのデバッグ時に
機器が誤動作した場合、その原因がデータ転送エラーで
あることが容易にわかるため、デバッグ時間を短くする
ことができ、機器動作の信頼性を向上させることができ
る。
【００２２】
【発明の実施の形態】（１−１）データ転送エラーを検
出する手段は、共有のデ−タ線(7)に送り出した送信デ
−タＡと、そのときデ−タ線(7)から受入れた受信デ−
タＢを比較する比較手段(40)を含む。 （１−２）データ転送エラーを検出する手段は、共有の
デ−タ線(7)にシリアルに送り出す、複数ビットの送信
デ−タを記憶する手段(30)，該送信デ−タを送り出した
ときにデ−タ線(7)から受入れたシリアル複数ビットの
受信デ−タを記憶する手段(35)、および、両記憶手段(3
0,35)の記憶デ−タが合致するか否をチェックする手段
(31)を含む。 （１−３）共有のデ−タ線(7)に接続された複数のデバ
イスの少くとも１つのデータ転送エラーを検出する手段
が、デ−タ線(7)から受入れたシリアル複数ビットの受
信デ−タを記憶する手段(33)を含み、他の少くとも１つ
のデバイスは、デ−タ線(7)に複数ビットの送信デ−タ
をシリアルに送出した後該記憶手段(33)の記憶デ−タを
読込んで送信デ−タと比較してデ−タ転送エラ−を検出
する。 （２）複数の機能デバイス(1〜5)が共有のデータ線(7)
で接続され、これらデバイス間でデータのやり取りを行
うデータ転送システムの、前記データ線(7)に接続され
た機能デバイスが該デ−タ線上のデータを取り込んでデ
バイス内の記憶手段(35あるいは33)に保持し、当該デバ
イスあるいは前記データ線(7)に接続された他のデバイ
スがこの記憶手段(35あるいは33)に保持されたデータを
読み出し、送受信したデータと比較することにより、デ
ータ転送エラーを検出することを特徴とするデータ転送
エラー検出方法。
出する手段は、共有のデ−タ線(7)に送り出した送信デ
−タＡと、そのときデ−タ線(7)から受入れた受信デ−
タＢを比較する比較手段(40)を含む。 （１−２）データ転送エラーを検出する手段は、共有の
デ−タ線(7)にシリアルに送り出す、複数ビットの送信
デ−タを記憶する手段(30)，該送信デ−タを送り出した
ときにデ−タ線(7)から受入れたシリアル複数ビットの
受信デ−タを記憶する手段(35)、および、両記憶手段(3
0,35)の記憶デ−タが合致するか否をチェックする手段
(31)を含む。 （１−３）共有のデ−タ線(7)に接続された複数のデバ
イスの少くとも１つのデータ転送エラーを検出する手段
が、デ−タ線(7)から受入れたシリアル複数ビットの受
信デ−タを記憶する手段(33)を含み、他の少くとも１つ
のデバイスは、デ−タ線(7)に複数ビットの送信デ−タ
をシリアルに送出した後該記憶手段(33)の記憶デ−タを
読込んで送信デ−タと比較してデ−タ転送エラ−を検出
する。 （２）複数の機能デバイス(1〜5)が共有のデータ線(7)
で接続され、これらデバイス間でデータのやり取りを行
うデータ転送システムの、前記データ線(7)に接続され
た機能デバイスが該デ−タ線上のデータを取り込んでデ
バイス内の記憶手段(35あるいは33)に保持し、当該デバ
イスあるいは前記データ線(7)に接続された他のデバイ
スがこの記憶手段(35あるいは33)に保持されたデータを
読み出し、送受信したデータと比較することにより、デ
ータ転送エラーを検出することを特徴とするデータ転送
エラー検出方法。
【００２３】これによれば、前述した（１）による効果
に加え、共有のデータ線(7)に接続され、データ保持回
路(34)を持たないデバイスがデータ保持回路(34)を備え
たデバイスにアクセスすることでデータ線(7)上を転送
されたデータの値を知ることができ、送信したデータが
正しく送信先に転送されたか否かを検証することができ
る。 （３）複数の機能デバイス(1〜5)が共有のデータ線(7)
で接続され、これらデバイス間でデータのやり取りを行
うデータ転送システムの、マスタデバイスによってデー
タ送受信先として指定されるスレーブデバイスが、あら
かじめデータ送受信量をスレーブデバイス内の記憶手段
(27)に保持し、マスタデバイスがデータ転送サイクルを
起動し、スレーブに対してデータ送受信を行ったとき
に、マスタデバイスによって転送されたデータ送受信量
をカウントし(26)、送受信後にこのデータ送受信量とあ
らかじめスレーブデバイス内の記憶手段に保持されたデ
ータ送受信量とを比較(28)することにより、データ転送
エラーを検出(29)することを特徴とするデータ転送エラ
ー検出方法。これによれば、前述した（１）による効果
と同様な効果が得られる。
に加え、共有のデータ線(7)に接続され、データ保持回
路(34)を持たないデバイスがデータ保持回路(34)を備え
たデバイスにアクセスすることでデータ線(7)上を転送
されたデータの値を知ることができ、送信したデータが
正しく送信先に転送されたか否かを検証することができ
る。 （３）複数の機能デバイス(1〜5)が共有のデータ線(7)
で接続され、これらデバイス間でデータのやり取りを行
うデータ転送システムの、マスタデバイスによってデー
タ送受信先として指定されるスレーブデバイスが、あら
かじめデータ送受信量をスレーブデバイス内の記憶手段
(27)に保持し、マスタデバイスがデータ転送サイクルを
起動し、スレーブに対してデータ送受信を行ったとき
に、マスタデバイスによって転送されたデータ送受信量
をカウントし(26)、送受信後にこのデータ送受信量とあ
らかじめスレーブデバイス内の記憶手段に保持されたデ
ータ送受信量とを比較(28)することにより、データ転送
エラーを検出(29)することを特徴とするデータ転送エラ
ー検出方法。これによれば、前述した（１）による効果
と同様な効果が得られる。
【００２４】本発明の他の目的および特徴は、図面を参
照した以下の実施例の説明より明らかになろう。
照した以下の実施例の説明より明らかになろう。
【００２５】
【実施例】本発明の一実施例の主要部を図３に示す。な
お、この図３に示すデバイス１のバスインタ−フェ−ス
１１Ａは、図２に示すバス接続回路Ａ １０Ａに接続さ
れ、図１に示すように、デ−タ転送システムの一部をな
すものである。説明の重複を避けるため、従来例の図７
と同じ機能のブロックには、同じ番号を付加している。
図３に示すバスインタ−フェ−ス１１Ａは、従来例の図
７に示すものに、Ｉ 2Ｃバスの転送エラーを検出するた
めの機能を複数付加した態様になっている。これら複数
の転送エラ−検出機能の全部を塔載する態様に限らず、
どれか１つ、あるいは２つ程塔載する態様も、本発明の
実施形態である。
お、この図３に示すデバイス１のバスインタ−フェ−ス
１１Ａは、図２に示すバス接続回路Ａ １０Ａに接続さ
れ、図１に示すように、デ−タ転送システムの一部をな
すものである。説明の重複を避けるため、従来例の図７
と同じ機能のブロックには、同じ番号を付加している。
図３に示すバスインタ−フェ−ス１１Ａは、従来例の図
７に示すものに、Ｉ 2Ｃバスの転送エラーを検出するた
めの機能を複数付加した態様になっている。これら複数
の転送エラ−検出機能の全部を塔載する態様に限らず、
どれか１つ、あるいは２つ程塔載する態様も、本発明の
実施形態である。
【００２６】まず、図３中のエラー検出ブロック４０
は、最も簡易なエラー検出回路の一つであり、第１態様
のエラ−検出方法を実施するもので、出力制御２２の出
力デ−タすなわち送信データＡと、Ｉ2Ｃバスのデータ
ラインＳＤＡからノイズ除去２１Ｄを通して得た電位Ｂ
すなわちデータラインＳＤＡ上のデ−タＢを比較する１
ビット比較器３９より成る。そして送信したデータＡと
Ｉ2ＣバスのデータラインＳＤＡの電位Ｂが異なった場
合（Ａ！＝Ｂ）、比較器３９によりこのエラーＥＲＲ１
が検出され、例えばエラーフラグレジスタＥＦＲ４１に
書込まれ、エラーが起こったことがエラーフラグとして
レジスタＥＦＲ４１に保持される。デバイス１のＣＰＵ
（図示せず）は、内部データバス４５を介してエラーフ
ラグレジスタＥＦＲ４１の値を読み出すことで、データ
転送エラーが起こったことを認知する。エラーが検出さ
れた場合、ＣＰＵはデータの再送を行うなどの処置を取
る。
は、最も簡易なエラー検出回路の一つであり、第１態様
のエラ−検出方法を実施するもので、出力制御２２の出
力デ−タすなわち送信データＡと、Ｉ2Ｃバスのデータ
ラインＳＤＡからノイズ除去２１Ｄを通して得た電位Ｂ
すなわちデータラインＳＤＡ上のデ−タＢを比較する１
ビット比較器３９より成る。そして送信したデータＡと
Ｉ2ＣバスのデータラインＳＤＡの電位Ｂが異なった場
合（Ａ！＝Ｂ）、比較器３９によりこのエラーＥＲＲ１
が検出され、例えばエラーフラグレジスタＥＦＲ４１に
書込まれ、エラーが起こったことがエラーフラグとして
レジスタＥＦＲ４１に保持される。デバイス１のＣＰＵ
（図示せず）は、内部データバス４５を介してエラーフ
ラグレジスタＥＦＲ４１の値を読み出すことで、データ
転送エラーが起こったことを認知する。エラーが検出さ
れた場合、ＣＰＵはデータの再送を行うなどの処置を取
る。
【００２７】ここで、このようなエラーが起こる場合に
ついて述べる。例えば、今データ送信ＳＤＡ＿ＯＵＴと
して、’０’を送信した場合、この信号は図２の例えば
インバータ１６に送られる。送信したデータ’０’は、
インバータ１６で反転され、従って’１’がトランジス
タ１５に与えられる。トランジスタ１５はその入力が
今’１’なので、ＯＮ状態となりデータラインＳＤＡ
７をグランドレベル’０’に引き下げる。このとき、も
し他のデバイスがデータラインに’０’あるいは’１’
を出力していたとしてもデ−タラインＳＤＡ ７上の値
はワイヤ−ドＡＮＤであることから’０’のままで、送
信デ−タ’０’が正しくデ−タラインＳＤＡ ７に伝達
される。
ついて述べる。例えば、今データ送信ＳＤＡ＿ＯＵＴと
して、’０’を送信した場合、この信号は図２の例えば
インバータ１６に送られる。送信したデータ’０’は、
インバータ１６で反転され、従って’１’がトランジス
タ１５に与えられる。トランジスタ１５はその入力が
今’１’なので、ＯＮ状態となりデータラインＳＤＡ
７をグランドレベル’０’に引き下げる。このとき、も
し他のデバイスがデータラインに’０’あるいは’１’
を出力していたとしてもデ−タラインＳＤＡ ７上の値
はワイヤ−ドＡＮＤであることから’０’のままで、送
信デ−タ’０’が正しくデ−タラインＳＤＡ ７に伝達
される。
【００２８】一方、図３において今送信データＳＤＡ＿
ＯＵＴとして’１’を送信した場合、この信号は図３の
インバータ１６で’０’に反転され、トランジスタ１５
に出力される。トランジスタ１５は、その入力が’０’
の場合、ＯＦＦ状態のままなのでデータラインＳＤＡ
７はグランド’０’に引き下げられず、プルアップ抵抗
１８Ｄで電源電圧Ｖｃｃにプルアップされた状態、すな
わち’１’となり、送信データ’１’がデータラインＳ
ＤＡ ７に正しく伝達されることになる。
ＯＵＴとして’１’を送信した場合、この信号は図３の
インバータ１６で’０’に反転され、トランジスタ１５
に出力される。トランジスタ１５は、その入力が’０’
の場合、ＯＦＦ状態のままなのでデータラインＳＤＡ
７はグランド’０’に引き下げられず、プルアップ抵抗
１８Ｄで電源電圧Ｖｃｃにプルアップされた状態、すな
わち’１’となり、送信データ’１’がデータラインＳ
ＤＡ ７に正しく伝達されることになる。
【００２９】しかし、ここでもし何らかのエラーで他の
デバイスがデータラインＳＤＡ ７に’０’を出力して
いた場合、データラインＳＤＡ ７上のデ−タ（電位）
はワイヤードＡＮＤで’０’となり、送信データ’１’
と食い違い、データ転送エラーが起こる。このような場
合に前述した図３のエラー検出回路４０がエラーＥＲＲ
１を発生しこれがエラーフラグレジスタＥＦＲ４１に書
込まれる。
デバイスがデータラインＳＤＡ ７に’０’を出力して
いた場合、データラインＳＤＡ ７上のデ−タ（電位）
はワイヤードＡＮＤで’０’となり、送信データ’１’
と食い違い、データ転送エラーが起こる。このような場
合に前述した図３のエラー検出回路４０がエラーＥＲＲ
１を発生しこれがエラーフラグレジスタＥＦＲ４１に書
込まれる。
【００３０】図３中の転送エラー検出ブロック３２は、
第２態様のエラ−検出方法によりデータ転送エラー検出
を行なう。出力データレジスタ３０には出力するデータ
１バイトが入力される。このデータをデータラインＳＤ
Ａ ７に出力している間、データラインＳＤＡ ７の値を
ＳＤＡ＿ＩＮからシフトレジスタＳＲ３５に１ビットず
つ取り込み、１バイト送信し終えたところで、バスイン
タ−フェ−ス１１Ａが送出した値をデ−タ出力データレ
ジスタＯＵＴＤ３０から、また、データラインＳＤＡ
７から読込んだ実際の値をシフトレジスタＳＲ３５から
読み出し、両者を比較器３１で比較し、もし異なってい
たならば、すなわちデータ転送エラーが発生していたな
らば、エラ−フラグＥＲＲ２を比較器３１が発生して、
ばエラーフラグレジスタＥＦＲ４１に書込む。このレジ
スタＥＦＲ４１のエラ−フラグをデバイス１のＣＰＵが
内部データバス４５を介して読み込むことで、データ転
送におけるエラー発生を認識する。
第２態様のエラ−検出方法によりデータ転送エラー検出
を行なう。出力データレジスタ３０には出力するデータ
１バイトが入力される。このデータをデータラインＳＤ
Ａ ７に出力している間、データラインＳＤＡ ７の値を
ＳＤＡ＿ＩＮからシフトレジスタＳＲ３５に１ビットず
つ取り込み、１バイト送信し終えたところで、バスイン
タ−フェ−ス１１Ａが送出した値をデ−タ出力データレ
ジスタＯＵＴＤ３０から、また、データラインＳＤＡ
７から読込んだ実際の値をシフトレジスタＳＲ３５から
読み出し、両者を比較器３１で比較し、もし異なってい
たならば、すなわちデータ転送エラーが発生していたな
らば、エラ−フラグＥＲＲ２を比較器３１が発生して、
ばエラーフラグレジスタＥＦＲ４１に書込む。このレジ
スタＥＦＲ４１のエラ−フラグをデバイス１のＣＰＵが
内部データバス４５を介して読み込むことで、データ転
送におけるエラー発生を認識する。
【００３１】図３中のブロック３４は、第３態様のエラ
ー検出方法によりデ−タ転送エラ−検出を行なうため
の、データラインレジスタＳＤＡＲ３３を含む。データ
ラインＳＤＡ ７上のデータをＳＤＡ＿ＩＮからシフト
レジスタＳＲ３５に１ビットづつ取り込み、バイトデ−
タに揃えた後、デ−タラインレジスタＳＤＡＲ３３に書
込む。このレジスタＳＤＡＲ３３は、Ｉ2Ｃバス上の他
のデバイスからもリ−ド可能なようにアドレスが割り振
られており、Ｉ2Ｃバス上の他のデバイスがデ−タ送信
後、このデータラインレジスタＳＤＡＲ３３の値を読み
込み、送信したデータと比較することで転送エラーの検
出を行う。従って、このブロック３４のエラー検出回路
は、Ｉ2Ｃバス上の他のデバイスが図３のブロック３
２，３４，３５に示すようなエラー検出回路（３２，３
５），デ−タ保持回路（３４）を持たないときに、該他
のデバイスがデ−タ転送エラー検出を行うために利用し
うるものである。
ー検出方法によりデ−タ転送エラ−検出を行なうため
の、データラインレジスタＳＤＡＲ３３を含む。データ
ラインＳＤＡ ７上のデータをＳＤＡ＿ＩＮからシフト
レジスタＳＲ３５に１ビットづつ取り込み、バイトデ−
タに揃えた後、デ−タラインレジスタＳＤＡＲ３３に書
込む。このレジスタＳＤＡＲ３３は、Ｉ2Ｃバス上の他
のデバイスからもリ−ド可能なようにアドレスが割り振
られており、Ｉ2Ｃバス上の他のデバイスがデ−タ送信
後、このデータラインレジスタＳＤＡＲ３３の値を読み
込み、送信したデータと比較することで転送エラーの検
出を行う。従って、このブロック３４のエラー検出回路
は、Ｉ2Ｃバス上の他のデバイスが図３のブロック３
２，３４，３５に示すようなエラー検出回路（３２，３
５），デ−タ保持回路（３４）を持たないときに、該他
のデバイスがデ−タ転送エラー検出を行うために利用し
うるものである。
【００３２】図３中のブロック２９は、第４態様のエラ
ー検出方法を実現するためのブロックである。このブロ
ックは、送信するビット数を格納するビット数レジスタ
ＢＩＴＲ２７とＩ2Ｃバス上で実際に送信されたビット
数をカウントするビットカウンタＢＩＴＣＮＴ２６とこ
れらビット数レジスタＢＩＴＲ２７の値とビットカウン
タＢＩＴＣＮＴ２６の値とを比較し、異なった場合に転
送エラー信号ＥＲＲ３を出力する比較器２８から成る。
このときのエラー信号ＥＲＲ３は、エラーフラグレジス
タＥＦＲ４１に格納され、データ送信後、デバイス１の
ＣＰＵが内部データバス４５を介してエラーフラグレジ
スタＥＦＲ４１の値を読み出すことで転送エラーが発生
したことを認知する。もしデータ転送エラーが検出され
た場合には、データ再送などのエラー対応を行うことに
なる。
ー検出方法を実現するためのブロックである。このブロ
ックは、送信するビット数を格納するビット数レジスタ
ＢＩＴＲ２７とＩ2Ｃバス上で実際に送信されたビット
数をカウントするビットカウンタＢＩＴＣＮＴ２６とこ
れらビット数レジスタＢＩＴＲ２７の値とビットカウン
タＢＩＴＣＮＴ２６の値とを比較し、異なった場合に転
送エラー信号ＥＲＲ３を出力する比較器２８から成る。
このときのエラー信号ＥＲＲ３は、エラーフラグレジス
タＥＦＲ４１に格納され、データ送信後、デバイス１の
ＣＰＵが内部データバス４５を介してエラーフラグレジ
スタＥＦＲ４１の値を読み出すことで転送エラーが発生
したことを認知する。もしデータ転送エラーが検出され
た場合には、データ再送などのエラー対応を行うことに
なる。
【００３３】ここで、第４態様のエラ−検出方法による
エラ−検出の様子を、図５および図６に示すタイミング
チャ−トを参照して説明する。これらのタイミングチャ
−トは８ビットデータを送信する場合で、図５は正常に
８ビットデータを送信できた場合を示し、図６はビット
ｄ７〜ｄ２の６ビットしか送信できず、バスサイクル終
了（Ｓｔｏｐ）となったため転送エラーＥＲＲ３が検出
されている場合を示す。データ転送の様子は、前述の図
４で示したものと同様である。今８ビットデータを送信
しようとしているため、図３中のビット数レジスタＢＩ
ＴＲ２７には、デバイス１のＣＰＵにより内部データバ
ス４５を介して、’８’が格納される。
エラ−検出の様子を、図５および図６に示すタイミング
チャ−トを参照して説明する。これらのタイミングチャ
−トは８ビットデータを送信する場合で、図５は正常に
８ビットデータを送信できた場合を示し、図６はビット
ｄ７〜ｄ２の６ビットしか送信できず、バスサイクル終
了（Ｓｔｏｐ）となったため転送エラーＥＲＲ３が検出
されている場合を示す。データ転送の様子は、前述の図
４で示したものと同様である。今８ビットデータを送信
しようとしているため、図３中のビット数レジスタＢＩ
ＴＲ２７には、デバイス１のＣＰＵにより内部データバ
ス４５を介して、’８’が格納される。
【００３４】図５において、バスサイクルが起動され、
マスタデバイス１により送信先デバイスを指定するスレ
ーブアドレス（Ａ６〜Ａ０）が送信された後、送信先の
デバイスすなわちスレーブデバイス（２〜５の１つ）か
らアクノレッジ信号を返したときに、図３中のビット数
カウンタＢＩＴＣＮＴ２６にリセット信号ＲＥＳが出力
され、カウンタＢＩＴＣＮＴ２６のカウントデ−タが’
０’にリセットされた後、ビットデータが送信される毎
にビット数カウンタＢＩＴＣＮＴ２６にインクリメント
信号ＩＮＣが出力されるため、送信ビット数がカウンタ
ＢＩＴＣＮＴ２６でカウントされる。図５のタイミング
チャートに示すように、ライトデータが８ビット送信さ
れたところで図３中のビット数レジスタＢＩＴＲ２７と
ビット数カウンタＢＩＴＣＮＴ２６の値が’８’と一致
するため、従って転送エラーとはならず、スレーブデバ
イスは無事ライトデータを受取ったことを確認できる。
マスタデバイス１により送信先デバイスを指定するスレ
ーブアドレス（Ａ６〜Ａ０）が送信された後、送信先の
デバイスすなわちスレーブデバイス（２〜５の１つ）か
らアクノレッジ信号を返したときに、図３中のビット数
カウンタＢＩＴＣＮＴ２６にリセット信号ＲＥＳが出力
され、カウンタＢＩＴＣＮＴ２６のカウントデ−タが’
０’にリセットされた後、ビットデータが送信される毎
にビット数カウンタＢＩＴＣＮＴ２６にインクリメント
信号ＩＮＣが出力されるため、送信ビット数がカウンタ
ＢＩＴＣＮＴ２６でカウントされる。図５のタイミング
チャートに示すように、ライトデータが８ビット送信さ
れたところで図３中のビット数レジスタＢＩＴＲ２７と
ビット数カウンタＢＩＴＣＮＴ２６の値が’８’と一致
するため、従って転送エラーとはならず、スレーブデバ
イスは無事ライトデータを受取ったことを確認できる。
【００３５】一方、図６においては図５に示したよう
に、ライトデータを送信し始めるのであるが、マスタデ
バイス１が何らかの理由で、送信の途中でストップコン
ディション（Ｓｔｏｐ）を発行し、バスサイクルを終了
してしまった場合を示している。このとき、ストップコ
ンディション（Ｓｔｏｐ）がマスタデバイス１により出
力された時点で、図３中のビット数レジスタＢＩＴＲ２
７の値’８’とビット数カウンタ２６の値’６’とでは
異なるため、エラー検出信号ＥＲＲ３がアサートされレ
ジスタＥＦＲ４１に書込まれる。このレジスタＥＦＲ４
１のデ−タを読取ることにより、データ転送エラーが発
生したことをデバイス１のＣＰＵは検出できる。このデ
ータ転送エラーを検出した場合には、ＣＰＵはデータの
再送などのエラー対応を行い、システムが誤動作するこ
とを防ぐことができる。
に、ライトデータを送信し始めるのであるが、マスタデ
バイス１が何らかの理由で、送信の途中でストップコン
ディション（Ｓｔｏｐ）を発行し、バスサイクルを終了
してしまった場合を示している。このとき、ストップコ
ンディション（Ｓｔｏｐ）がマスタデバイス１により出
力された時点で、図３中のビット数レジスタＢＩＴＲ２
７の値’８’とビット数カウンタ２６の値’６’とでは
異なるため、エラー検出信号ＥＲＲ３がアサートされレ
ジスタＥＦＲ４１に書込まれる。このレジスタＥＦＲ４
１のデ−タを読取ることにより、データ転送エラーが発
生したことをデバイス１のＣＰＵは検出できる。このデ
ータ転送エラーを検出した場合には、ＣＰＵはデータの
再送などのエラー対応を行い、システムが誤動作するこ
とを防ぐことができる。
【００３６】なお、上述の説明ではマスタをデバイス１
とし、他のデバイス２〜５をスレ−ブとしたが、図１に
示す転送システムの場合は、デバイス３がマスタとなっ
て他のデバイスがスレ−ブとなる態様ならびにデバイス
４がマスタとなって他のデバイスがスレ−ブとなる態様
もあり、その場合には上述の説明のデバイス１をデバイ
ス３又は４と読み替えればよい。図１に示す転送システ
ムではスレ−ブ専用のデバイス２および５は、クロック
ラインＳＣＬ ６にクロックパルスを送出しないので、
それらのバス接続回路Ｂは、バス接続回路Ａ（図１の１
０Ａ）からインバ−タ１３およびトランジスタ１２を削
除したものであってもよい。同様に、デバイス２および
５のバスインタ−フェ−スＢは、バスインタ−フェ−ス
Ａ（図３の１１Ａ）からクロック制御２０およびデ−タ
セレクタ４３を削除したものであってもよい。更には、
転送システム全体として、第２態様のエラ−検出方法を
実施するための機能要素３２，３５の数を低減するため
には、データラインレジスタＳＤＡＲ３３を利用する上
述の第３態様のエラー検出方法を実施するデバイスを多
くすればよい。例えば、デバイス１に図３に示すバスイ
ンタ−フェ−ス１１Ａを備えて、他のデバイス２〜５の
バスインタ−フェ−スは、図３に示す機能要素３２，３
４，３５を省略したものとする。この場合は、デバイス
２〜５は上述の第２態様のエラ−検出方法は実施できな
いが、代りに上述の第３態様のエラ−検出方法を実施し
て、第２態様のエラ−検出方法と同等のエラ−検出を実
現することができる。
とし、他のデバイス２〜５をスレ−ブとしたが、図１に
示す転送システムの場合は、デバイス３がマスタとなっ
て他のデバイスがスレ−ブとなる態様ならびにデバイス
４がマスタとなって他のデバイスがスレ−ブとなる態様
もあり、その場合には上述の説明のデバイス１をデバイ
ス３又は４と読み替えればよい。図１に示す転送システ
ムではスレ−ブ専用のデバイス２および５は、クロック
ラインＳＣＬ ６にクロックパルスを送出しないので、
それらのバス接続回路Ｂは、バス接続回路Ａ（図１の１
０Ａ）からインバ−タ１３およびトランジスタ１２を削
除したものであってもよい。同様に、デバイス２および
５のバスインタ−フェ−スＢは、バスインタ−フェ−ス
Ａ（図３の１１Ａ）からクロック制御２０およびデ−タ
セレクタ４３を削除したものであってもよい。更には、
転送システム全体として、第２態様のエラ−検出方法を
実施するための機能要素３２，３５の数を低減するため
には、データラインレジスタＳＤＡＲ３３を利用する上
述の第３態様のエラー検出方法を実施するデバイスを多
くすればよい。例えば、デバイス１に図３に示すバスイ
ンタ−フェ−ス１１Ａを備えて、他のデバイス２〜５の
バスインタ−フェ−スは、図３に示す機能要素３２，３
４，３５を省略したものとする。この場合は、デバイス
２〜５は上述の第２態様のエラ−検出方法は実施できな
いが、代りに上述の第３態様のエラ−検出方法を実施し
て、第２態様のエラ−検出方法と同等のエラ−検出を実
現することができる。
【図１】 本発明の一実施例のシステム構成を示すブロ
ック図である。
ック図である。
【図２】 図１に示すバス接続回路Ａの構成を示す電気
回路図である。
回路図である。
【図３】 図１に示すバスインタ−フェ−ス１１Ａの構
成を示すブロック図である。
成を示すブロック図である。
【図４】 図１に示すデバイス１，３又は４とそれ以外
のデバイスとの間のデ−タ転送時の、Ｉ2Ｃバス上の信
号変化を示すタイムチャ−トである。
のデバイスとの間のデ−タ転送時の、Ｉ2Ｃバス上の信
号変化を示すタイムチャ−トである。
【図５】 図３に示すデバイス１がバスインタ−フェ−
ス１１Ａを介して他のデバイスとの間でデ−タ転送を行
ない、デ−タ転送エラ−が無いときの、図３に示すカウ
ンタ２６のカウント値ＮＣＮＴの変化を示す。
ス１１Ａを介して他のデバイスとの間でデ−タ転送を行
ない、デ−タ転送エラ−が無いときの、図３に示すカウ
ンタ２６のカウント値ＮＣＮＴの変化を示す。
【図６】 図３に示すデバイス１がバスインタ−フェ−
ス１１Ａを介して他のデバイスとの間でデ−タ転送を行
ない、デ−タ転送エラ−が有ったときの、図３に示すカ
ウンタ２６のカウント値ＮＣＮＴの変化を示す。
ス１１Ａを介して他のデバイスとの間でデ−タ転送を行
ない、デ−タ転送エラ−が有ったときの、図３に示すカ
ウンタ２６のカウント値ＮＣＮＴの変化を示す。
【図７】 従来の１つのバスインタ−フェ−ス１１Ａの
構成を示すブロック図である。
構成を示すブロック図である。
１２，１５：トランジスタ １３，１６：
インバ−タ １４，１７：バッファアンプ １８Ｃ，１８
Ｄ：プルアップ抵抗器 ２６：カウンタ ２７，３０，
３３，３６：レジスタ ２８，３１，３７，３９：比較器 ３２：第２態様の転送エラ−検出回路 ３４：第３態様の転送エラ−検出用のデ−タ保持回路 ３５：シフトレジスタ ３８：割込み
信号生成回路 ４０：第１態様の転送エラ−検出回路 ４１：エラ−フラグレジスタ ４２：転送エ
ラ−記憶回路 ４３，４４：デ−タセレクタ ４５：デバイ
スの内部バス
インバ−タ １４，１７：バッファアンプ １８Ｃ，１８
Ｄ：プルアップ抵抗器 ２６：カウンタ ２７，３０，
３３，３６：レジスタ ２８，３１，３７，３９：比較器 ３２：第２態様の転送エラ−検出回路 ３４：第３態様の転送エラ−検出用のデ−タ保持回路 ３５：シフトレジスタ ３８：割込み
信号生成回路 ４０：第１態様の転送エラ−検出回路 ４１：エラ−フラグレジスタ ４２：転送エ
ラ−記憶回路 ４３，４４：デ−タセレクタ ４５：デバイ
スの内部バス
Claims (3)
- 【請求項１】複数の機能デバイスが共有のデータ線で接
続され、これらデバイス間でデータのやり取りを行うデ
ータ転送システムにおいて、 送信側デバイスがデ−タ線に送出したデータの値と、そ
のときに該データ線から受信したデータの値とを比較し
てデータ転送エラーを検出する手段を有することを特徴
とするデータ転送システム。 - 【請求項２】複数の機能デバイスが共有のデータ線で接
続され、これらデバイス間でデータのやり取りを行うデ
ータ転送システムの、前記データ線に接続された機能デ
バイスが該デ−タ線上のデータを取り込んでデバイス内
の記憶手段に保持し、当該デバイスあるいは前記データ
線に接続された他のデバイスがこの記憶手段に保持され
たデータを読み出し、送受信したデータと比較すること
により、データ転送エラーを検出することを特徴とする
データ転送エラー検出方法。 - 【請求項３】複数の機能デバイスが共有のデータ線で接
続され、これらデバイス間でデータのやり取りを行うデ
ータ転送システムの、マスタデバイスによってデータ送
受信先として指定されるスレーブデバイスが、あらかじ
めデータ送受信量をスレーブデバイス内の記憶手段に保
持し、マスタデバイスがデータ転送サイクルを起動し、
スレーブに対してデータ送受信を行ったときに、マスタ
デバイスによって転送されたデータ送受信量をカウント
し、送受信後にこのデータ送受信量とあらかじめスレー
ブデバイス内の記憶手段に保持されたデータ送受信量と
を比較することにより、データ転送エラーを検出するこ
とを特徴とするデータ転送エラー検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105786A JP2000299694A (ja) | 1999-04-13 | 1999-04-13 | デ−タ転送システムおよび転送エラー検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105786A JP2000299694A (ja) | 1999-04-13 | 1999-04-13 | デ−タ転送システムおよび転送エラー検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299694A true JP2000299694A (ja) | 2000-10-24 |
Family
ID=14416830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11105786A Pending JP2000299694A (ja) | 1999-04-13 | 1999-04-13 | デ−タ転送システムおよび転送エラー検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299694A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091924A (ja) * | 2005-12-19 | 2006-04-06 | Yamaha Corp | 電子楽器用バスシステム |
| US7848856B2 (en) | 2006-11-27 | 2010-12-07 | Denso Corporation | Communication system and electronic control unit including communication system for vehicle control |
| WO2015114858A1 (ja) * | 2014-01-31 | 2015-08-06 | 株式会社東芝 | 通信システムおよび通信方法 |
| KR101558687B1 (ko) * | 2013-12-10 | 2015-10-08 | 현대자동차주식회사 | 직렬 통신 테스트 장치, 시스템 및 방법 |
-
1999
- 1999-04-13 JP JP11105786A patent/JP2000299694A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091924A (ja) * | 2005-12-19 | 2006-04-06 | Yamaha Corp | 電子楽器用バスシステム |
| JP4650253B2 (ja) * | 2005-12-19 | 2011-03-16 | ヤマハ株式会社 | 電子楽器用バスシステム |
| US7848856B2 (en) | 2006-11-27 | 2010-12-07 | Denso Corporation | Communication system and electronic control unit including communication system for vehicle control |
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| US9378076B2 (en) | 2013-12-10 | 2016-06-28 | Hyundai Motor Company | Serial communication test device, system including the same and method thereof |
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| JP2015144375A (ja) * | 2014-01-31 | 2015-08-06 | 株式会社東芝 | 通信システムおよび通信方法 |
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| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
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